JPS631249Y2 - - Google Patents
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- Publication number
- JPS631249Y2 JPS631249Y2 JP14062582U JP14062582U JPS631249Y2 JP S631249 Y2 JPS631249 Y2 JP S631249Y2 JP 14062582 U JP14062582 U JP 14062582U JP 14062582 U JP14062582 U JP 14062582U JP S631249 Y2 JPS631249 Y2 JP S631249Y2
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- JP
- Japan
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- output
- circuit
- voltage
- hold
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- Expired
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- 238000012360 testing method Methods 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000005259 measurement Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【考案の詳細な説明】
この考案は例えばICの直流試験等に用いられ
る多チヤンネル電圧電流発生器に関し、特に回路
構造を簡素化し、安価に作ることができる多チヤ
ンネル電圧電流発生器を提供しようとするもので
ある。
る多チヤンネル電圧電流発生器に関し、特に回路
構造を簡素化し、安価に作ることができる多チヤ
ンネル電圧電流発生器を提供しようとするもので
ある。
＜考案の背景＞
ICテスタではICの端子ピンの直流特性を測定
して端子ピンとチツプ間のボンデングの良・不良
等を判定する直流特性試験と、ICを実際と同様
に動作させ、その動作が正常に行われるか否かを
判定する機能試験とが行われる。
して端子ピンとチツプ間のボンデングの良・不良
等を判定する直流特性試験と、ICを実際と同様
に動作させ、その動作が正常に行われるか否かを
判定する機能試験とが行われる。
直流試験は端子ピンに規定の電圧を与えたと
き、規定の電流が流れることをテストする電圧印
加電流測定モードと、規定の電流を端子ピンに注
入し、このとき端子ピンの電圧が規定の電圧とな
るかを判定する電流印加電圧測定モードとがあ
る。
き、規定の電流が流れることをテストする電圧印
加電流測定モードと、規定の電流を端子ピンに注
入し、このとき端子ピンの電圧が規定の電圧とな
るかを判定する電流印加電圧測定モードとがあ
る。
この直流特性試験を行うには制御器からの指令
に従つて高速度で変化する電圧及び電流を出力す
ることができる多チヤンネル電圧電流発生器が必
要となる。
に従つて高速度で変化する電圧及び電流を出力す
ることができる多チヤンネル電圧電流発生器が必
要となる。
この考案はこのような目的に使われる多チヤン
ネル電圧電流発生器の改良に関するものである。
ネル電圧電流発生器の改良に関するものである。
＜従来の説明＞
第１図に従来の多チヤンネル電圧電流発生器の
構造を示す。
構造を示す。
図中１０１はロジツクコントローラ、１０２
ａ，１０２ｂ，１０２ｃ……１０２ｎはロジツク
コントローラ１０１から出力されるデイジタル制
御信号をDA変換するDA変換器、１０３ａ，１
０３ｂ，１０３ｃ……１０３ｎはこれら各DA変
換器１０２ａ〜１０２ｎのDA変換出力をバツフ
ア増幅して出力端子Va，Vb，Vc……VoとIa，Ib，
Ic……Ioのそれぞれに所望の電圧と電流を出力す
る出力回路である。
ａ，１０２ｂ，１０２ｃ……１０２ｎはロジツク
コントローラ１０１から出力されるデイジタル制
御信号をDA変換するDA変換器、１０３ａ，１
０３ｂ，１０３ｃ……１０３ｎはこれら各DA変
換器１０２ａ〜１０２ｎのDA変換出力をバツフ
ア増幅して出力端子Va，Vb，Vc……VoとIa，Ib，
Ic……Ioのそれぞれに所望の電圧と電流を出力す
る出力回路である。
従つて出力端子Va〜Vo及びIa〜Ioにはロジツク
コントローラ１０１からの制御出力に追従して変
化する電圧及び電流を出力することができ、例え
ば各出力端子Va〜Vo及びIa〜Ioに出力する電圧・
電流を時間の経過と共にICの直流特性試験に必
要な変化を行わせるようにしている。
コントローラ１０１からの制御出力に追従して変
化する電圧及び電流を出力することができ、例え
ば各出力端子Va〜Vo及びIa〜Ioに出力する電圧・
電流を時間の経過と共にICの直流特性試験に必
要な変化を行わせるようにしている。
一方各出力回路１０３ａ〜１０３ｎには電圧電
流値を規定された値で制限するリミツト回路１０
４ａ，１０４ｂ……１０４ｎが設けられる。この
各リミツト回路１０４ａ〜１０４ｎの各制限値は
ICの種類及びICの端子ピンの性質或は各出力回
路１０３ａ〜１０３ｎから出力される電圧・電流
値に追従して変化させる必要がある。このため各
リミツト回路１０４ａ〜１０４ｂ……１０４ｎに
制限値を与えるためにDA変換器１０５ａ〜１０
５ｎが設けられ、このDA変換器１０５ａ〜１０
５ｎによりロジツクコントローラ１０１から出力
される各制限値をDA変換して各リミツト回路１
０４ａ〜１０４ｎに与えるように構成される。
流値を規定された値で制限するリミツト回路１０
４ａ，１０４ｂ……１０４ｎが設けられる。この
各リミツト回路１０４ａ〜１０４ｎの各制限値は
ICの種類及びICの端子ピンの性質或は各出力回
路１０３ａ〜１０３ｎから出力される電圧・電流
値に追従して変化させる必要がある。このため各
リミツト回路１０４ａ〜１０４ｂ……１０４ｎに
制限値を与えるためにDA変換器１０５ａ〜１０
５ｎが設けられ、このDA変換器１０５ａ〜１０
５ｎによりロジツクコントローラ１０１から出力
される各制限値をDA変換して各リミツト回路１
０４ａ〜１０４ｎに与えるように構成される。
＜従来技術の欠点＞
第１図に示した従来の多チヤンネル電圧電流発
生器によれば出力値をDA変換するためのDA変
換器１０２ａ〜１０２ｎがチヤンネル数だけ必要
とすること、及びリミツト値をDA変換するDA
変換器１０５ａ〜１０５ｎもチヤンネルの数だけ
必要とすることであり、DA変換器の数が多くな
り高価なものとなつている。
生器によれば出力値をDA変換するためのDA変
換器１０２ａ〜１０２ｎがチヤンネル数だけ必要
とすること、及びリミツト値をDA変換するDA
変換器１０５ａ〜１０５ｎもチヤンネルの数だけ
必要とすることであり、DA変換器の数が多くな
り高価なものとなつている。
＜考案の目的＞
この考案はDA変換器の数を少なくし、安価に
作ることができる多チヤンネル電圧電流発生器を
提供しようとするものである。
作ることができる多チヤンネル電圧電流発生器を
提供しようとするものである。
＜考案の概要＞
この考案は出力値とリミツト値をDA変換する
DA変換器を各１個ずつ設け、この各一つのDA
変換器によつて多チヤンネルの出力値とリミツト
値を時分割的にDA変換し、そのDA変換出力を
各チヤンネル別に設けたホールド回路にホールド
させ、そのホールド回路のホールド出力を出力回
路及びリミツト回路に与えるように構成したもの
である。
DA変換器を各１個ずつ設け、この各一つのDA
変換器によつて多チヤンネルの出力値とリミツト
値を時分割的にDA変換し、そのDA変換出力を
各チヤンネル別に設けたホールド回路にホールド
させ、そのホールド回路のホールド出力を出力回
路及びリミツト回路に与えるように構成したもの
である。
従つてこの考案によれば出力のチヤンネル数に
関係なくDA変換器は出力用とリミツト用の２個
で済むこととなり大幅なコストダウンが期待でき
る。
関係なくDA変換器は出力用とリミツト用の２個
で済むこととなり大幅なコストダウンが期待でき
る。
＜考案の実施例＞
第２図にこの考案の一実施例を示す。第２図に
おいて第１図と対応する部分には同一符号を付し
て示す。
おいて第１図と対応する部分には同一符号を付し
て示す。
第２図に示すブロツク２０１は出力値をDA変
換するDA変換器、２０２はリミツト値をDA変
換するDA変換器を示す。これら二つのDA変換
器１０２と１０５にはロジツクコントローラ１０
１から時分割的に各チヤンネルの出力値とリミツ
ト値に対応するデイジタル信号が時分割的に与え
られる。
換するDA変換器、２０２はリミツト値をDA変
換するDA変換器を示す。これら二つのDA変換
器１０２と１０５にはロジツクコントローラ１０
１から時分割的に各チヤンネルの出力値とリミツ
ト値に対応するデイジタル信号が時分割的に与え
られる。
DA変換器２０１の出力はスイツチ２０３ａ，
２０３ｂ……２０３ｎを通じて複数のホールド回
路２０４ａ，２０４ｂ……２０４ｎに与える。ス
イツチ２０３ａ，２０３ｂ……２０３ｎはそれぞ
れDA変換器２０１から出力される各チヤンネル
の出力値の切換に同期して切換られ、各チヤンネ
ルのホールド回路２０４ａ〜２０４ｎに、各チヤ
ンネルに出力すべき出力値に対応したアナログ電
圧を分配する。
２０３ｂ……２０３ｎを通じて複数のホールド回
路２０４ａ，２０４ｂ……２０４ｎに与える。ス
イツチ２０３ａ，２０３ｂ……２０３ｎはそれぞ
れDA変換器２０１から出力される各チヤンネル
の出力値の切換に同期して切換られ、各チヤンネ
ルのホールド回路２０４ａ〜２０４ｎに、各チヤ
ンネルに出力すべき出力値に対応したアナログ電
圧を分配する。
各ホールド回路２０４ａ〜２０４ｎの各ホール
ド電圧は出力回路１０３ａ〜１０３ｎに与えら
れ、その入力電圧により出力端子Va，Vb……Vo
に所定の電圧を出力し、また出力端子Ia，Ib……
Ioに所定の電流を出力する。
ド電圧は出力回路１０３ａ〜１０３ｎに与えら
れ、その入力電圧により出力端子Va，Vb……Vo
に所定の電圧を出力し、また出力端子Ia，Ib……
Ioに所定の電流を出力する。
一方この考案ではリミツト値をDA変換する
DA変換器２０２についてもその出力をスイツチ
２０５ａ，２０５ｂ……２０５ｎに与え、このス
イツチ２０５ａ〜２０５ｎを通じてホールド回路
２０６ａ，２０６ｂ……２０６ｎに各チヤンネル
のリミツト値を与える。各ホールド回路２０６
ａ，２０６ｂ……２０６ｎにホールドされた各チ
ヤンネルのリミツト値はリミツト回路１０４ａ〜
１０４ｎに与えられ、この各リミツト値により各
出力回路１０３ａ〜１０３ｎの出力を制限する。
２０７はこれらスイツチ２０３ａ〜２０３ｎと２
０５ａ〜２０５ｎを制御するスイツチコントロー
ラを示す。
DA変換器２０２についてもその出力をスイツチ
２０５ａ，２０５ｂ……２０５ｎに与え、このス
イツチ２０５ａ〜２０５ｎを通じてホールド回路
２０６ａ，２０６ｂ……２０６ｎに各チヤンネル
のリミツト値を与える。各ホールド回路２０６
ａ，２０６ｂ……２０６ｎにホールドされた各チ
ヤンネルのリミツト値はリミツト回路１０４ａ〜
１０４ｎに与えられ、この各リミツト値により各
出力回路１０３ａ〜１０３ｎの出力を制限する。
２０７はこれらスイツチ２０３ａ〜２０３ｎと２
０５ａ〜２０５ｎを制御するスイツチコントロー
ラを示す。
＜考案の作用効果＞
上記した回路構造によればスイツチ２０３ａ〜
２０３ｎ及び２０５ａ〜２０５ｎを高速度で順次
スイツチング走査させ、これを繰返すことにより
各ホールド回路２０４ａ〜２０４ｎ及び２０６ａ
〜２０６ｎにホールドされるホールド電圧を比較
的速い速度で変化させることができる。よつて各
出力端子Va〜Vo及びIa〜Ioに出力される電圧及び
電流値を比較的高速度で変化させることができる
から、ICの直流特性試験のように各端子ピンに
与える電圧又は電流を高速度で変化させる必要が
ある場合にも充分実用できる。
２０３ｎ及び２０５ａ〜２０５ｎを高速度で順次
スイツチング走査させ、これを繰返すことにより
各ホールド回路２０４ａ〜２０４ｎ及び２０６ａ
〜２０６ｎにホールドされるホールド電圧を比較
的速い速度で変化させることができる。よつて各
出力端子Va〜Vo及びIa〜Ioに出力される電圧及び
電流値を比較的高速度で変化させることができる
から、ICの直流特性試験のように各端子ピンに
与える電圧又は電流を高速度で変化させる必要が
ある場合にも充分実用できる。
またこの考案によれば多くのホールド回路を必
要とするが、ホールド回路は周知のようにホール
ド用コンデンサとFETのように高入力インピー
ダンス形の能動素子により構成できるからDA変
換器と比較して構造が簡単であり、安価に作るこ
とができる。よつてこの考案によれば高価なDA
変換器の数を少なくできるため大幅なコストダウ
ンが期待できる。
要とするが、ホールド回路は周知のようにホール
ド用コンデンサとFETのように高入力インピー
ダンス形の能動素子により構成できるからDA変
換器と比較して構造が簡単であり、安価に作るこ
とができる。よつてこの考案によれば高価なDA
変換器の数を少なくできるため大幅なコストダウ
ンが期待できる。
第１図はこの考案の一実施例を示すブロツク
図、第２図はこの考案の一実施例を示すブロツク
図である。 １０１……ロジツクコントローラ、１０３ａ〜
１０３ｎ……出力回路、１０４ａ〜１０４ｎ……
リミツト回路、２０１……出力設定用DA変換
器、２０２……リミツト用DA変換器、２０３ａ
〜２０３ｎ……出力値を分配するスイツチ、２０
４ａ〜２０４ｎ……出力値をホールドするホール
ド回路、２０５ａ〜２０５ｎ……リミツト値を分
配するスイツチ、２０６ａ〜２０６ｎ……リミツ
ト値をホールドするホールド回路。
図、第２図はこの考案の一実施例を示すブロツク
図である。 １０１……ロジツクコントローラ、１０３ａ〜
１０３ｎ……出力回路、１０４ａ〜１０４ｎ……
リミツト回路、２０１……出力設定用DA変換
器、２０２……リミツト用DA変換器、２０３ａ
〜２０３ｎ……出力値を分配するスイツチ、２０
４ａ〜２０４ｎ……出力値をホールドするホール
ド回路、２０５ａ〜２０５ｎ……リミツト値を分
配するスイツチ、２０６ａ〜２０６ｎ……リミツ
ト値をホールドするホールド回路。
Claims (1)
- 【実用新案登録請求の範囲】 Ａ 出力設定用DA変換器と、 Ｂ このDA変換器の出力を分配するスイツチ
と、 Ｃ このスイツチによつて分配されたアナログ電
圧をホールドする複数のホールド回路と、 Ｄ これら複数のホールド回路のホールド電圧を
出力する出力回路と、 Ｅ この出力回路から出力されるアナログ電圧又
は電流値を制限するリミツト回路と、 Ｆ このリミツト回路の制限電圧（又は電流）を
保持する制限値ホールド回路と、 Ｇ この各制限値ホールド回路に制限値を出力す
るリミツト用DA変換器と、 Ｈ このDA変換器の出力を上記制限値ホールド
回路に分配するスイツチと、 から成る多チヤンネル電圧電流発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14062582U JPS5942981U (ja) | 1982-09-16 | 1982-09-16 | 多チヤンネル電圧電流発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14062582U JPS5942981U (ja) | 1982-09-16 | 1982-09-16 | 多チヤンネル電圧電流発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5942981U JPS5942981U (ja) | 1984-03-21 |
| JPS631249Y2 true JPS631249Y2 (ja) | 1988-01-13 |
Family
ID=30314782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14062582U Granted JPS5942981U (ja) | 1982-09-16 | 1982-09-16 | 多チヤンネル電圧電流発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5942981U (ja) |
-
1982
- 1982-09-16 JP JP14062582U patent/JPS5942981U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5942981U (ja) | 1984-03-21 |
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