JP3605146B2 - I/oピンエレクトロニクス回路 - Google Patents
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Description
【0001】
【産業上の利用分野】
本発明は、I/Oコモン試験とI/Oセパレート試験の両方を可能にするI/Oピンエレクトロニクス回路に関するものである。
【0002】
【従来の技術】
半導体試験装置において、通常のI/Oピンエレクトロニクス回路は、図5(a)に示すようなドライバ(DR)とコンパレータ(CP)の両方の機能を持つI/Oコモンピンとなっている。そして、DR及びCPと被試験デバイス(DUT)は伝播遅延時間長Tのケーブルで接続されている。
図5(b)に書き込み、読みだし動作を繰り返す場合のタイミング図を示す。DRからの出力データDR1は、時間T後にDUT端に到達し、書き込みデータW1となる。続けて読みだし動作が始まったとすると、DUTからの読みだしデータRは、時間T後にCP端に到達する。さらに読みだし動作の終了後、ただちに書き込み動作を行うには、DUTへの書き込みデータW2より時間Tだけ早くDRからデータDR2を出力しなければならない。DRから出力されたデータDR2は、時間遅れなしにCP端にも到達する。するとCP端にはDUTからの読みだしデータRと、自らのDRから出力されたデータDR2の合成されたものが入力される時間が生じる。この合成されている時間は、Tの2倍で、この間はCPで正しい比較判定ができない。この範囲をI/Oデッドバンドと言い、DR及びCPとDUT間の伝播遅延時間長Tで決定される。
【0003】
上記I/Oデッドバンドが問題になるような高速デバイスを試験する場合には、DRからDUTまでの経路と、DUTからCPまでの経路を分けて試験する図6(a)に示すようなI/Oセパレート試験を行う。図6(b)で明きらかなように、CP端でDUTからの読みだしデータRとDRの出力データDR1及びDR2が合成されることはない。従って、CPでの正しい比較判定ができる。なお、DR端では、出力データDR2とDUTからの読みだしデータRが波形合成されるが、進行波同士の衝突は互いに通過するだけで影響を及ぼさず、DUTからの波形はDR端で終端されるためCP端には影響しない。
【0004】
通常のI/Oピンエレクトロニクス回路はI/Oコモンピンである。そこで、図7にDRとDUT間、DUTとCP間を別経路で接続するI/Oセパレート試験に、I/Oコモンピンを使用した場合を示す。I/OコモンピンCH1をDRとして、I/OコモンピンCH2をCPとして使用する。
【0005】
図8のようなI/Oセパレートピンの場合は、I/Oセパレート試験に適しており、DRとDUT、及びDUTとCPをそれぞれ接続することでI/Oセパレート試験ができる。
【0006】
【発明が解決しようとする課題】
図7に示すように、I/OコモンピンによるI/Oセパレート試験は、通常のI/Oコモンピンとして使う場合に比べ、I/Oコモンピンが2倍必要である。このためDUT同時測定個数が半減する。またCH1はDRとして使うため比較回路と比較電圧発生回路が無駄になり、CH2はCPとして使うため波形整形回路と印加電圧発生回路が無駄になる。
【0007】
図8に示すように、I/OセパレートピンによるI/Oセパレート試験は、比較回路、比較電圧発生回路、波形整形回路および印加電圧発生回路とも無駄は生じないが、I/Oコモンピンとしての試験ができない。
【0008】
I/Oセパレート試験の場合、読みだしサイクルではDR側とCP側の両端で終端するので、その分DUTの駆動能力が必要になる。駆動能力のないDUTではI/Oセパレート試験は行えず、I/Oコモン試験をせざるを得ない。また、DR及びCPでDUTの1ピンを試験する場合、I/Oセパレート試験は、I/Oコモン試験に比べDUTと半導体試験装置本体間の配線本数が多くなる。DUT多数個取りの場合においては、配線の煩雑さを避けるためにもI/Oコモン試験を必要とする場合がある。
【0009】
本発明は、従来通りのI/Oコモン試験に加え、I/Oデッドバンドが問題になるような高速デバイスをI/Oセパレート試験する際、比較回路、比較電圧発生回路、波形整形回路および印加電圧発生回路を無駄にすることなく、またDUT同時測定個数を半減せずにデバイス試験を可能にするI/Oピンエレクトロニクス回路を実現することを目的としている。
【0010】
【課題を解決するための手段】
上記目的を達成するために、本発明においては、印加/終端電圧発生回路および波形整形回路を共有した複数のドライバ、例えば2つのドライバDR1及びDR2を設けている。また、上記複数のドライバのうち少なくとも1つ、例えばDR1またはDR2の一方に、比較回路および比較電圧発生回路と共に構成されたコンパレータを設ける。
印加/終端電圧発生回路は、3種類の電圧を発生する。各電圧は、スイッチ回路を通して2つのドライバ、DR1およびDR2に供給される。各スイッチ回路は、波形整形回路から出力されるPAT(パターン信号)とDRE(ドライブイネーブル信号)、そしてドライバコントロール回路内のCONT1a、CONT1b、CONT2a及びCONT2bの各信号によって制御される。コンパレータは、DR1またはDR2のどちらか一方の出力に接続される。
【0011】
【作用】
上記のように構成されたI/Oピンエレクトロニクス回路は、DR2側をDRE制御とし、DR1側を終端にすることで、I/Oコモン試験が実行できる。また、DR1側をDRE制御とし、DR2側をCPの終端にすることで、I/Oセパレート試験を実行できる。
【0012】
【実施例】
図1に本発明であるDRを2分岐したI/Oピンエレクトロニクス回路の概略ブロック図を、図4にその詳細ブロック図を示す。分岐した2つのドライバDR1及びDR2には、1チャンネル分の波形整形回路、印加/終端電圧発生回路が割り当てられ、その一方に比較回路、比較電圧発生回路を備えたCPが接続されている。ここで、CPの機能は従来と同じである。
波形整形回路は、DRのハイレベル/ローレベルを切り換えるドライバパターン(PAT)と、DRのオン/オフを切り換えるDRE(DRiver Enable )パターンを発生する回路である。DRオン時には、PAT信号が出力され、DRオフ時には、ドライバにVTTのレベルが出力され、終端として機能する。
図4に示すように、2分岐のDRは共通のPAT信号、DRE信号、印加電圧VIH及びVIL、終端電圧VTTを持ち、DRのコントロールのみDR1とDR2で独立して行えるようにドライバコントロール回路が設けられている。
【0013】
図2に示すI/Oコモン試験では、図4のCONT1a、CONT1b、CONT2bを論理0に、CONT2aを論理1にすることで、DR2側をDRE制御とし、PAT信号に従った出力を発生する。一方、DR1側は干渉を防ぐため終端の状態になる。これにより従来のI/Oコモンピンと同様の動作になる。
【0014】
図3に示すI/Oセパレート試験では、図4のCONT1b、CONT2a、CONT2bを論理0に、CONT1aを論理1にすることで、DR1側をDRE制御とし、PAT信号に従った出力を発生する。一方、DR2側はCPの終端として機能させる。
いずれの場合も、比較回路、比較電圧発生回路、波形整形回路および印加電圧発生回路を無駄にすることはなく、また同時測定個数が減ることもない。
【0015】
【発明の効果】
本発明は、以上説明したように構成されているので、次のような効果を奏する。
▲1▼ DR2とCPによって、従来通りのI/Oコモン試験ができる。
▲2▼ DR1とCPによって、I/Oセパレート試験ができる。
▲3▼ I/Oコモン試験においても、I/Oセパレート試験においても無駄になる回路がない。
▲4▼ 1つのI/Oピンエレクトロニクス回路でI/Oセパレート試験ができるため、DUT同時測定個数を半減することが無い。
▲5▼ I/Oセパレート試験においても、I/Oコモン試験に比べ、DR及びCPとDUT間の配線が増えるだけであり、DR及びCPと半導体試験装置本体間の配線本数は変わらない。このため、DUT多数個取りの場合において、I/Oセパレート試験の配線が、I/Oコモン試験と同程度であり、配線の煩雑さが改善できる。
【図面の簡単な説明】
【図1】本発明のI/Oピンエレクトロニクス回路のブロック図である。
【図2】本発明のI/Oピンエレクトロニクス回路でI/Oコモン試験をするときの回路ブロック図である。
【図3】本発明のI/Oピンエレクトロニクス回路でI/Oセパレート試験をするときの回路ブロック図である。
【図4】本発明のI/Oピンエレクトロニクス回路の詳細なブロック図と動作説明図である。
【図5】I/Oコモン試験の場合の接続図とタイミング図である。
【図6】I/Oセパレート試験の場合の接続図とタイミング図である。
【図7】従来のI/Oコモンピンを使用したI/Oセパレート試験のブロック図である。
【図8】従来のI/Oセパレートピンを使用したI/Oセパレート試験のブロック図である。
【符号の説明】
10 印加/終端電圧発生回路
11 波形整形回路
12 比較回路
13 比較電圧発生回路
14 終端電圧発生回路
15 ドライバコントロール回路
16 DR1
17 DR2
18 CP
19 スイッチ回路
20 スイッチ制御回路
【産業上の利用分野】
本発明は、I/Oコモン試験とI/Oセパレート試験の両方を可能にするI/Oピンエレクトロニクス回路に関するものである。
【0002】
【従来の技術】
半導体試験装置において、通常のI/Oピンエレクトロニクス回路は、図5(a)に示すようなドライバ(DR)とコンパレータ(CP)の両方の機能を持つI/Oコモンピンとなっている。そして、DR及びCPと被試験デバイス(DUT)は伝播遅延時間長Tのケーブルで接続されている。
図5(b)に書き込み、読みだし動作を繰り返す場合のタイミング図を示す。DRからの出力データDR1は、時間T後にDUT端に到達し、書き込みデータW1となる。続けて読みだし動作が始まったとすると、DUTからの読みだしデータRは、時間T後にCP端に到達する。さらに読みだし動作の終了後、ただちに書き込み動作を行うには、DUTへの書き込みデータW2より時間Tだけ早くDRからデータDR2を出力しなければならない。DRから出力されたデータDR2は、時間遅れなしにCP端にも到達する。するとCP端にはDUTからの読みだしデータRと、自らのDRから出力されたデータDR2の合成されたものが入力される時間が生じる。この合成されている時間は、Tの2倍で、この間はCPで正しい比較判定ができない。この範囲をI/Oデッドバンドと言い、DR及びCPとDUT間の伝播遅延時間長Tで決定される。
【0003】
上記I/Oデッドバンドが問題になるような高速デバイスを試験する場合には、DRからDUTまでの経路と、DUTからCPまでの経路を分けて試験する図6(a)に示すようなI/Oセパレート試験を行う。図6(b)で明きらかなように、CP端でDUTからの読みだしデータRとDRの出力データDR1及びDR2が合成されることはない。従って、CPでの正しい比較判定ができる。なお、DR端では、出力データDR2とDUTからの読みだしデータRが波形合成されるが、進行波同士の衝突は互いに通過するだけで影響を及ぼさず、DUTからの波形はDR端で終端されるためCP端には影響しない。
【0004】
通常のI/Oピンエレクトロニクス回路はI/Oコモンピンである。そこで、図7にDRとDUT間、DUTとCP間を別経路で接続するI/Oセパレート試験に、I/Oコモンピンを使用した場合を示す。I/OコモンピンCH1をDRとして、I/OコモンピンCH2をCPとして使用する。
【0005】
図8のようなI/Oセパレートピンの場合は、I/Oセパレート試験に適しており、DRとDUT、及びDUTとCPをそれぞれ接続することでI/Oセパレート試験ができる。
【0006】
【発明が解決しようとする課題】
図7に示すように、I/OコモンピンによるI/Oセパレート試験は、通常のI/Oコモンピンとして使う場合に比べ、I/Oコモンピンが2倍必要である。このためDUT同時測定個数が半減する。またCH1はDRとして使うため比較回路と比較電圧発生回路が無駄になり、CH2はCPとして使うため波形整形回路と印加電圧発生回路が無駄になる。
【0007】
図8に示すように、I/OセパレートピンによるI/Oセパレート試験は、比較回路、比較電圧発生回路、波形整形回路および印加電圧発生回路とも無駄は生じないが、I/Oコモンピンとしての試験ができない。
【0008】
I/Oセパレート試験の場合、読みだしサイクルではDR側とCP側の両端で終端するので、その分DUTの駆動能力が必要になる。駆動能力のないDUTではI/Oセパレート試験は行えず、I/Oコモン試験をせざるを得ない。また、DR及びCPでDUTの1ピンを試験する場合、I/Oセパレート試験は、I/Oコモン試験に比べDUTと半導体試験装置本体間の配線本数が多くなる。DUT多数個取りの場合においては、配線の煩雑さを避けるためにもI/Oコモン試験を必要とする場合がある。
【0009】
本発明は、従来通りのI/Oコモン試験に加え、I/Oデッドバンドが問題になるような高速デバイスをI/Oセパレート試験する際、比較回路、比較電圧発生回路、波形整形回路および印加電圧発生回路を無駄にすることなく、またDUT同時測定個数を半減せずにデバイス試験を可能にするI/Oピンエレクトロニクス回路を実現することを目的としている。
【0010】
【課題を解決するための手段】
上記目的を達成するために、本発明においては、印加/終端電圧発生回路および波形整形回路を共有した複数のドライバ、例えば2つのドライバDR1及びDR2を設けている。また、上記複数のドライバのうち少なくとも1つ、例えばDR1またはDR2の一方に、比較回路および比較電圧発生回路と共に構成されたコンパレータを設ける。
印加/終端電圧発生回路は、3種類の電圧を発生する。各電圧は、スイッチ回路を通して2つのドライバ、DR1およびDR2に供給される。各スイッチ回路は、波形整形回路から出力されるPAT(パターン信号)とDRE(ドライブイネーブル信号)、そしてドライバコントロール回路内のCONT1a、CONT1b、CONT2a及びCONT2bの各信号によって制御される。コンパレータは、DR1またはDR2のどちらか一方の出力に接続される。
【0011】
【作用】
上記のように構成されたI/Oピンエレクトロニクス回路は、DR2側をDRE制御とし、DR1側を終端にすることで、I/Oコモン試験が実行できる。また、DR1側をDRE制御とし、DR2側をCPの終端にすることで、I/Oセパレート試験を実行できる。
【0012】
【実施例】
図1に本発明であるDRを2分岐したI/Oピンエレクトロニクス回路の概略ブロック図を、図4にその詳細ブロック図を示す。分岐した2つのドライバDR1及びDR2には、1チャンネル分の波形整形回路、印加/終端電圧発生回路が割り当てられ、その一方に比較回路、比較電圧発生回路を備えたCPが接続されている。ここで、CPの機能は従来と同じである。
波形整形回路は、DRのハイレベル/ローレベルを切り換えるドライバパターン(PAT)と、DRのオン/オフを切り換えるDRE(DRiver Enable )パターンを発生する回路である。DRオン時には、PAT信号が出力され、DRオフ時には、ドライバにVTTのレベルが出力され、終端として機能する。
図4に示すように、2分岐のDRは共通のPAT信号、DRE信号、印加電圧VIH及びVIL、終端電圧VTTを持ち、DRのコントロールのみDR1とDR2で独立して行えるようにドライバコントロール回路が設けられている。
【0013】
図2に示すI/Oコモン試験では、図4のCONT1a、CONT1b、CONT2bを論理0に、CONT2aを論理1にすることで、DR2側をDRE制御とし、PAT信号に従った出力を発生する。一方、DR1側は干渉を防ぐため終端の状態になる。これにより従来のI/Oコモンピンと同様の動作になる。
【0014】
図3に示すI/Oセパレート試験では、図4のCONT1b、CONT2a、CONT2bを論理0に、CONT1aを論理1にすることで、DR1側をDRE制御とし、PAT信号に従った出力を発生する。一方、DR2側はCPの終端として機能させる。
いずれの場合も、比較回路、比較電圧発生回路、波形整形回路および印加電圧発生回路を無駄にすることはなく、また同時測定個数が減ることもない。
【0015】
【発明の効果】
本発明は、以上説明したように構成されているので、次のような効果を奏する。
▲1▼ DR2とCPによって、従来通りのI/Oコモン試験ができる。
▲2▼ DR1とCPによって、I/Oセパレート試験ができる。
▲3▼ I/Oコモン試験においても、I/Oセパレート試験においても無駄になる回路がない。
▲4▼ 1つのI/Oピンエレクトロニクス回路でI/Oセパレート試験ができるため、DUT同時測定個数を半減することが無い。
▲5▼ I/Oセパレート試験においても、I/Oコモン試験に比べ、DR及びCPとDUT間の配線が増えるだけであり、DR及びCPと半導体試験装置本体間の配線本数は変わらない。このため、DUT多数個取りの場合において、I/Oセパレート試験の配線が、I/Oコモン試験と同程度であり、配線の煩雑さが改善できる。
【図面の簡単な説明】
【図1】本発明のI/Oピンエレクトロニクス回路のブロック図である。
【図2】本発明のI/Oピンエレクトロニクス回路でI/Oコモン試験をするときの回路ブロック図である。
【図3】本発明のI/Oピンエレクトロニクス回路でI/Oセパレート試験をするときの回路ブロック図である。
【図4】本発明のI/Oピンエレクトロニクス回路の詳細なブロック図と動作説明図である。
【図5】I/Oコモン試験の場合の接続図とタイミング図である。
【図6】I/Oセパレート試験の場合の接続図とタイミング図である。
【図7】従来のI/Oコモンピンを使用したI/Oセパレート試験のブロック図である。
【図8】従来のI/Oセパレートピンを使用したI/Oセパレート試験のブロック図である。
【符号の説明】
10 印加/終端電圧発生回路
11 波形整形回路
12 比較回路
13 比較電圧発生回路
14 終端電圧発生回路
15 ドライバコントロール回路
16 DR1
17 DR2
18 CP
19 スイッチ回路
20 スイッチ制御回路
Claims (2)
- 印加/終端電圧発生回路(10)から出力した電圧がスイッチ回路(19)を通して供給される2つのドライバ、DR1(16)及びDR2(17)を設け、
上記DR1(16)及びDR2(17)の各スイッチ回路(19)を、波形整形回路(11)からの信号と、ドライバコントロール回路(15)からの信号で制御するスイッチ制御回路(20)を設け、
上記DR1(16)及びDR2(17)の各スイッチ回路(19)を独立して制御するドライバコントロール回路(15)を設け、
上記DR2(17)の出力にコンパレータを設け、
以上を具備することを特徴としたI/Oピンエレクトロニクス回路。 - 請求項1において、DR1(16)の出力にのみコンパレータを設けた、I/Oピンエレクトロニクス回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18679294A JP3605146B2 (ja) | 1994-07-15 | 1994-07-15 | I/oピンエレクトロニクス回路 |
PCT/JP1995/002744 WO1997024622A1 (fr) | 1994-07-15 | 1995-12-28 | Circuit electronique a broche d'entree/sortie |
TW84114128A TW282513B (ja) | 1994-07-15 | 1995-12-29 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18679294A JP3605146B2 (ja) | 1994-07-15 | 1994-07-15 | I/oピンエレクトロニクス回路 |
PCT/JP1995/002744 WO1997024622A1 (fr) | 1994-07-15 | 1995-12-28 | Circuit electronique a broche d'entree/sortie |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0829488A JPH0829488A (ja) | 1996-02-02 |
JP3605146B2 true JP3605146B2 (ja) | 2004-12-22 |
Family
ID=16194672
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18679294A Expired - Fee Related JP3605146B2 (ja) | 1994-07-15 | 1994-07-15 | I/oピンエレクトロニクス回路 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP3605146B2 (ja) |
TW (1) | TW282513B (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3672136B2 (ja) * | 1996-10-04 | 2005-07-13 | 株式会社アドバンテスト | Ic試験装置 |
KR101138196B1 (ko) | 2008-01-23 | 2012-05-14 | 가부시키가이샤 어드밴티스트 | 시험 장치 |
-
1994
- 1994-07-15 JP JP18679294A patent/JP3605146B2/ja not_active Expired - Fee Related
-
1995
- 1995-12-29 TW TW84114128A patent/TW282513B/zh active
Also Published As
Publication number | Publication date |
---|---|
TW282513B (ja) | 1996-08-01 |
JPH0829488A (ja) | 1996-02-02 |
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