JPH0426069B2 - - Google Patents
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- Publication number
- JPH0426069B2 JPH0426069B2 JP58168726A JP16872683A JPH0426069B2 JP H0426069 B2 JPH0426069 B2 JP H0426069B2 JP 58168726 A JP58168726 A JP 58168726A JP 16872683 A JP16872683 A JP 16872683A JP H0426069 B2 JPH0426069 B2 JP H0426069B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- mode
- circuit
- driver circuit
- output
- Prior art date
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- Expired
Links
- 238000010586 diagram Methods 0.000 description 8
- 230000002457 bidirectional effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
この発明はICテスタについてのものであり、
さらに詳しくいえばＯモードのときでもＩモード
のときと同じインピーダンスに保ち、試験される
ICの出力をコンパレータに忠実に転送すること
ができるICテスタに関するものである。
さらに詳しくいえばＯモードのときでもＩモード
のときと同じインピーダンスに保ち、試験される
ICの出力をコンパレータに忠実に転送すること
ができるICテスタに関するものである。
(b) 従来技術
従来回路の一例を第１図に示す。第１図の１は
ドライバ回路、２はコンパレータ、３は試験され
るIC（以下、「DUT」という）、４はゲート回路、
５と６はリレーである。
ドライバ回路、２はコンパレータ、３は試験され
るIC（以下、「DUT」という）、４はゲート回路、
５と６はリレーである。
DUT３の入力ピンに端子７からのパターン信
号を加えるには、リレー５をオンにし、ゲート回
路４、ドライバ回路１およびリレー５を介してパ
ターン信号をDUT３の入力ピンに加える。
号を加えるには、リレー５をオンにし、ゲート回
路４、ドライバ回路１およびリレー５を介してパ
ターン信号をDUT３の入力ピンに加える。
また、DUT３の出力ピンからDUT３の出力を
取り出すには、リレー６をオンにし、リレー６と
コンパレータ２を介してDUT３の出力を外部に
取り出す。この場合、ドライバ回路はオフにす
る。
取り出すには、リレー６をオンにし、リレー６と
コンパレータ２を介してDUT３の出力を外部に
取り出す。この場合、ドライバ回路はオフにす
る。
DUT３のピンが双方向性の場合は、リレー５
とリレー６をオンにし、ドライバ回路１とコンパ
レータ２を同時に接続する。このようにDUT３
のピンが双方向性の場合、DUT３が入力モード
のときＩモード、出力モードのときＯモードとい
う。
とリレー６をオンにし、ドライバ回路１とコンパ
レータ２を同時に接続する。このようにDUT３
のピンが双方向性の場合、DUT３が入力モード
のときＩモード、出力モードのときＯモードとい
う。
次に、第２図と第３図を参照してDUT３が双
方向性の場合を説明する。
方向性の場合を説明する。
第２図は第１図でのＩモードとＯモードの真理
値表であり、第３図は第１図各部の信号波形の一
例を示す図である。
値表であり、第３図は第１図各部の信号波形の一
例を示す図である。
第１図の端子８にはモード切換信号、端子７に
は試験用のパターン信号を入力する。出力４１と
出力４２はゲート回路４の出力で、論理値が互い
に反転する。VOUTはドライバ回路１の出力であ
る。
は試験用のパターン信号を入力する。出力４１と
出力４２はゲート回路４の出力で、論理値が互い
に反転する。VOUTはドライバ回路１の出力であ
る。
端子８が「Ｈ」のとき、ドライバ回路１はＩモ
ードになり、端子７が「Ｈ」のときVIHをVOUTに
出力し、これをDUT３に供給する。端子７が
「Ｌ」のときはVILをVOUTに出力し、これをDUT
３に供給する。
ードになり、端子７が「Ｈ」のときVIHをVOUTに
出力し、これをDUT３に供給する。端子７が
「Ｌ」のときはVILをVOUTに出力し、これをDUT
３に供給する。
端子８が「Ｌ」のとき、ドライバ回路１はＯモ
ードになり、ドライバ回路１の出力はオフにな
る。したがつて、VOUTはハイインピーダンス状
態になり、DUT３の出力をコンパレータ２へ転
送する。
ードになり、ドライバ回路１の出力はオフにな
る。したがつて、VOUTはハイインピーダンス状
態になり、DUT３の出力をコンパレータ２へ転
送する。
第３図アは端子８に加えるモード切換信号の波
形、第３図イは端子７のパターン信号の波形、第
３図ウはVOUTの信号波形である。
形、第３図イは端子７のパターン信号の波形、第
３図ウはVOUTの信号波形である。
(c) 従来技術の問題点
第１図のような従来回路では、ドライバ回路１
からDUT３までのラインをドライバ回路１の出
力インピーダンスと同じインピーダンスにし、Ｉ
モードの場合に波形の反射が生じないようにイン
ピーダンス整合をとつている。
からDUT３までのラインをドライバ回路１の出
力インピーダンスと同じインピーダンスにし、Ｉ
モードの場合に波形の反射が生じないようにイン
ピーダンス整合をとつている。
しかし、Ｏモードの場合はドライバ回路１とコ
ンパレータ２はハイインピーダンスになるので、
ラインの整合がとれなくなり波形がひずむという
問題がある。
ンパレータ２はハイインピーダンスになるので、
ラインの整合がとれなくなり波形がひずむという
問題がある。
(d) 発明の目的
この発明は、ICテスタをＯモードにした場合
でも、Ｉモードの場合と同じインピーダンスに保
ち、DUT３の出力をコンパレータ２へ忠実に転
送することができるICテスタを提供するもので
ある。
でも、Ｉモードの場合と同じインピーダンスに保
ち、DUT３の出力をコンパレータ２へ忠実に転
送することができるICテスタを提供するもので
ある。
(e) 発明の実施例
まず、この発明による実施例の構成図を第４図
に示す。
に示す。
第４図は、第１図の従来回路にセレクタ９、オ
ア回路１０、端子１１および端子１２を追加した
ものである。オア回路１０の２つの入力には、端
子１１からドライバイネーブル「Ｈ」信号と、端
子１２からドライバイネーブル「Ｌ」信号を加え
る。
ア回路１０、端子１１および端子１２を追加した
ものである。オア回路１０の２つの入力には、端
子１１からドライバイネーブル「Ｈ」信号と、端
子１２からドライバイネーブル「Ｌ」信号を加え
る。
セレクタ９は３つのスイツチを連動して切換え
るスイツチであり、端子８の信号が「Ｈ」でオ
ン、「Ｌ」でオフになる。
るスイツチであり、端子８の信号が「Ｈ」でオ
ン、「Ｌ」でオフになる。
セレクタ９をオンにするとセレクタ９の接点は
ゲート回路４側に接続され、端子９４→端子９
１、端子９６→端子９２、端子９８→端子９３を
接続する。セレクタ９をオフにするとセレクタ９
の接点はオア回路１０側に接続され、端子９５→
端子９１、端子９７→端子９２、端子９９→端子
９３を接続する。
ゲート回路４側に接続され、端子９４→端子９
１、端子９６→端子９２、端子９８→端子９３を
接続する。セレクタ９をオフにするとセレクタ９
の接点はオア回路１０側に接続され、端子９５→
端子９１、端子９７→端子９２、端子９９→端子
９３を接続する。
DUT３が双方向性の場合は、リレー５とリレ
ー６をオンにする。
ー６をオンにする。
次に、第５図〜第７図を参照して第４図の動作
を説明する。
を説明する。
第５図は第４図でのＩモードとＯモードの真理
値表であり、第６図と第７図は第４図各部の信号
波形図の一例である。
値表であり、第６図と第７図は第４図各部の信号
波形図の一例である。
セレクタ９がオンで、端子７が「Ｈ」のとき
は、端子９１＝「Ｈ」、端子９２＝「Ｌ」となり、
VOUT＝VIHをDUT３に供給する。この場合、端子
９８には「Ｈ」を入力する。
は、端子９１＝「Ｈ」、端子９２＝「Ｌ」となり、
VOUT＝VIHをDUT３に供給する。この場合、端子
９８には「Ｈ」を入力する。
セレクタ９がオンで、端子７が「Ｌ」のとき
は、端子９１＝「Ｌ」、端子９２＝「Ｈ」となり、
VOUT＝VILをDUT３に供給する。
は、端子９１＝「Ｌ」、端子９２＝「Ｈ」となり、
VOUT＝VILをDUT３に供給する。
セレクタ９がオフのときは、端子１１と端子１
２の状態で出力の状態が変化する。
２の状態で出力の状態が変化する。
端子１１＝「Ｌ」、端子１２＝「Ｌ」のときは、
端子９３＝「Ｌ」となり、VOUTはハイインピーダ
ンスの状態になる。
端子９３＝「Ｌ」となり、VOUTはハイインピーダ
ンスの状態になる。
端子１１＝「Ｈ」、端子１２＝「Ｌ」のときは、
端子９１＝「Ｈ」、端子９２＝「Ｌ」、端子９３＝
「Ｈ」となり、ドライバ回路１はイネーブルにな
る。この状態では、ドライバ出力インピーダンス
を介してDUT３の出力はVIHで終端される。
端子９１＝「Ｈ」、端子９２＝「Ｌ」、端子９３＝
「Ｈ」となり、ドライバ回路１はイネーブルにな
る。この状態では、ドライバ出力インピーダンス
を介してDUT３の出力はVIHで終端される。
端子１１＝「Ｌ」、端子１２＝「Ｈ」のときは、
端子９１＝「Ｌ」、端子９２＝「Ｈ」、端子９３＝
「Ｈ」となり、ドライバ回路１はイネーブルにな
る。この状態では、ドライバ出力インピーダンス
を介してDUT３の出力はVILで終端される。
端子９１＝「Ｌ」、端子９２＝「Ｈ」、端子９３＝
「Ｈ」となり、ドライバ回路１はイネーブルにな
る。この状態では、ドライバ出力インピーダンス
を介してDUT３の出力はVILで終端される。
第６図と第７図のアは端子８に加えるモード切
換信号の波形、イは端子７のパターン信号の波
形、ウはVOUTの信号波形である。
換信号の波形、イは端子７のパターン信号の波
形、ウはVOUTの信号波形である。
(f) 発明の効果
この発明によれば、Ｉモードと同じようにＯモ
ードの場合にもDUT３までのラインをドライバ
回路１のVIHまたはVILで終端し、インピーダンス
整合をとることができるので、DUT３の出力波
形を忠実にコンパレータ２へ転送することができ
る。
ードの場合にもDUT３までのラインをドライバ
回路１のVIHまたはVILで終端し、インピーダンス
整合をとることができるので、DUT３の出力波
形を忠実にコンパレータ２へ転送することができ
る。
第１図は従来回路の一例を示す図、第２図は第
１図の真理値表を示す図、第３図は第１図各部の
信号波形の一例を示す図、第４図はこの発明によ
る実施例の構成図、第５図は第４図の真理値表を
示す図、第６図と第７図はそれぞれ第４図各部の
信号波形の一例を示す図。 １……ドライバ回路、２……コンパレータ、３
……DUT（試験されるIC）、４……ゲート回路、
５……リレー、６……リレー、７……端子、８…
…端子、９……セレクタ、１０……オア回路、１
１……端子、１２……端子。
１図の真理値表を示す図、第３図は第１図各部の
信号波形の一例を示す図、第４図はこの発明によ
る実施例の構成図、第５図は第４図の真理値表を
示す図、第６図と第７図はそれぞれ第４図各部の
信号波形の一例を示す図。 １……ドライバ回路、２……コンパレータ、３
……DUT（試験されるIC）、４……ゲート回路、
５……リレー、６……リレー、７……端子、８…
…端子、９……セレクタ、１０……オア回路、１
１……端子、１２……端子。
Claims (1)
- 【特許請求の範囲】 １ ゲート回路・ドライバ回路・第１のリレー・
第２のリレーおよびコンパレータを備え、モード
切換信号をドライバ回路に加えることによりドラ
イバ回路をＩモードとＯモードにし、Ｉモードの
ときはパターン信号をゲート回路・ドライバ回路
および第１のリレーを通してDUT（被測定IC）に
加え、Ｏモードのときはドライバ回路をオフに
し、DUTの出力を第２のリレーを通してコンパ
レータに取り出すICテスタにおいて、 ゲート回路とドライバ回路の間にオア回路とセ
レクタを設け、オア回路にはドライバイネーブル
「Ｈ」および「Ｌ」を加え、セレクタにはモード
切換信号を加えて切換え、Ｉモードのときはパタ
ーン信号をゲート回路・ドライバ回路・第１のリ
レーを通してDUTに加え、Ｏモードのときはパ
ターン信号をセレクタで断にするとともにドライ
バ回路をオンにし、DUTの出力を第２のリレー
を通してコンパレータに取り出すとともにドライ
バ回路のVIHまたはVILで終端することを特徴とす
るICテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168726A JPS6060572A (ja) | 1983-09-13 | 1983-09-13 | Ｉｃテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168726A JPS6060572A (ja) | 1983-09-13 | 1983-09-13 | Ｉｃテスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6060572A JPS6060572A (ja) | 1985-04-08 |
| JPH0426069B2 true JPH0426069B2 (ja) | 1992-05-06 |
Family
ID=15873283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58168726A Granted JPS6060572A (ja) | 1983-09-13 | 1983-09-13 | Ｉｃテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6060572A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997024622A1 (fr) * | 1994-07-15 | 1997-07-10 | Advantest Corporation | Circuit electronique a broche d'entree/sortie |
| US6064242A (en) * | 1995-12-28 | 2000-05-16 | Advantest Corp. | I/O pin electronics circuit having a pair of drivers |
-
1983
- 1983-09-13 JP JP58168726A patent/JPS6060572A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6060572A (ja) | 1985-04-08 |
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