JPH10111341A - Ｉｃ試験装置 - Google Patents

Ｉｃ試験装置

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JPH10111341A
JPH10111341A JP8264364A JP26436496A JPH10111341A JP H10111341 A JPH10111341 A JP H10111341A JP 8264364 A JP8264364 A JP 8264364A JP 26436496 A JP26436496 A JP 26436496A JP H10111341 A JPH10111341 A JP H10111341A
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    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31926—Routing signals to or from the device under test [DUT], e.g. switch matrix, pin multiplexing
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    • G01R31/31924—Voltage or current aspects, e.g. driver, receiver

Abstract

(57)【要約】 【課題】 測定精度の向上と原価低減を図る。 【解決手段】 ＤＵＴ２のＩ／Ｏピン１３及びＯ専用ピ
ン１５の応答波形をそれぞれ基準値と比較する第１、第
２比較器４ａ，４ｂと、それら２つの比較器の出力のい
ずれか一方を選択するセレクタ２５を設ける。セレクタ
２５を切換えることにより、ＤＵＴのＩ／Ｏピン１３に
対しては従来のＩ／Ｏコモン方式で測定し、ＤＵＴのＩ
専用ピン１４とＯ専用ピン１５に対しては従来のＩ／Ｏ
スプリット方式で測定する。ドライバを２個設けてセレ
クタでいずれか一方を選択するようにしてもよい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はＩＣ試験装置に関
し、特に測定精度の向上とコスト低減に関する。
【０００２】
【従来の技術】ＩＣ試験装置のピンエレクトロニクス・
カード１は、被測定ＩＣ（以下ＤＵＴと言う）２に信号
を印加するためのドライバ３と信号を受け取り比較判定
するためのコンパレータ（比較器）４をデバイス試験に
必要である数だけ有する。その構成は、ドライバ３、コ
ンパレータ４をピンエレクトロニクス・カード１内で接
続し、デバイスとの接続ラインを１本にした図４に示す
Ｉ／Ｏコモン方式と、ドライバ３、コンパレータ４をピ
ンエレクトロニクス・カード１内で接続せずデバイスと
の接続ラインが２本の図５に示すＩ／Ｏスプリット方式
とに大別されるが、ＤＵＴ２のピン仕様、即ちＩ／Ｏ
（インプット／アウトプット）ピンに対するＩ（インプ
ット）専用ピン、Ｏ（アウトプット）専用ピンの数量比
率によって長短の分かれるところである。 （Ｉ／Ｏコモン方式）Ｉ／Ｏコモン方式でＩ／Ｏピン１
３を試験する場合、図４のようにＤＵＴ２と接続され
る。ＤＵＴ２がＩ（インプット）モードの時はドライバ
３をイネーブルにし所定の信号を印加する。この時、コ
ンパレータ４はディセーブル状態で比較判定は行われな
い。ＤＵＴ２がＯ（アウトプット）モードの時は、ドラ
イバ３をディセーブル、コンパレータ４をイネーブルに
し、ＤＵＴ２からの出力信号を受け取り、比較判定を行
い、試験する。
【０００３】又、Ｉ／Ｏコモン方式でＩ専用ピン１４と
Ｏ専用ピン１５を試験する場合、図４のようにＤＵＴ２
と接続される。ＤＵＴ２のＩ専用ピン１４は、ドライバ
３を常にイネーブル状態にし所定の信号を印加する。こ
の時、Ｉ専用ピン１４側のコンパレータ４は常にディセ
ーブル状態で試験には使用されない。Ｏ専用ピン１５
は、コンパレータ４を常にイネーブル状態にし、ＤＵＴ
２からの出力信号を受け取り、比較判定を行い、試験す
る。この時、Ｏ専用ピン１５側のドライバ３は常にディ
セーブル状態で試験には使用されない。 （Ｉ／Ｏスプリット方式）Ｉ／Ｏスプリット方式でＩ／
Ｏピン１３を試験する場合、図５のようにＤＵＴと接続
される。ＤＵＴ２がＩモードの時は、ドライバ３をイネ
ーブルにし所定の信号を印加する。この時、コンパレー
タ４はディセーブル状態で比較判定は行われない。ＤＵ
ＴがＯモードの時は、ドライバ３をディセーブル、コン
パレータ４をイネーブルにし、ＤＵＴからの出力信号を
受け取り、比較判定を行い、試験する。
【０００４】又、Ｉ／Ｏスプリット方式でＩ専用ピン１
４とＯ専用ピン１５を試験する場合、図５のようにＤＵ
Ｔと接続される。ＤＵＴのＩ専用ピン１４は、ドライバ
３を常にイネーブル状態にし、所定の信号を印加する。
Ｏ専用ピン１５は、コンパレータ４を常にイネーブル状
態にしデバイスからの出力信号を受け取り、比較判定を
行い、試験する。
【０００５】
【発明が解決しようとする課題】図４のＩ／Ｏコモン方
式でＩ専用ピン１４とＯ専用ピン１５を試験する場合、
斜線で示した部分のハードウェアは、試験では全く使用
されないので、不経済である。また、図５のＩ／Ｏスプ
リット方式でＩ／Ｏピン１３を試験する場合、ＤＵＴ２
とドライバ３、コンパレータ４を接続するラインが２分
岐した状態になる。ＤＵＴに試験波形を入力時には、不
要な第１、第２Ｏ専用伝送線路１９，２１がＩ／Ｏピン
にぶらさがった状態となり、反射波が発生し、印加波形
がみだれる。また、ＤＵＴの応答波形を測定するときに
は不要な第１、第２Ｉ専用伝送線路１８，３２がＩ／Ｏ
ピン１３にぶらさがった状態となり、同様に波形が乱
れ、いずれも測定誤差の原因となる。このようにＩ／Ｏ
ピン１３に対する高精度な試験は出来ず、試験装置の性
能低下を招いてしまう。
【０００６】従って、ＤＵＴのピン仕様によりＩ／Ｏコ
モン方式とＩ／Ｏスプリット方式を使いわけ出来れば、
試験装置の性能とコストの最適化をはかる事ができる。
しかしながら、実際の試験装置は複数種のＤＵＴを試験
する必要があるため、ＤＵＴのＩ／ＯピンとＩ専用ピ
ン、Ｏ専用ピンとが存在する割合は、多種多様となる。
このためＩ／Ｏコモン方式とＩ／Ｏスプリット方式を一
定の割合で混在させることは、試験対象となるデバイス
が限定される事になり汎用性が失われる。現状ではＩ／
Ｏコモン方式かＩ／Ｏスプリット方式のいずれかの方式
によって統一されている。
【０００７】この発明はＩ／Ｏコモン方式において、
Ｉ専用ピン１４及びＯ専用ピン１５を測定する場合に、
測定に全く使用しないハードウェアが多くなり、不経済
となる問題と、Ｉ／Ｏスプリット方式でＩ／Ｏピン１
３を測定する場合に、測定精度の低下する問題を解決す
ることを目的としている。
【０００８】
【課題を解決するための手段】
（１）請求項１の発明は、Ｎ個のＩ／Ｏ（インプット／
アウトプット）ピン、Ｍ個のＩ（インプット）専用ピン
及びＭ個のＯ（アウトプット）専用ピンを有する被試験
ＩＣ（以下ＤＵＴと言う）を着脱自在に実装するパフォ
ーマンス・ボードと、少くともＮ＋Ｍ個の測定回路を実
装し、前記パフォーマンス・ボードに着脱自在に接続さ
れるピンエレクトロニクス・カードを具備するＩＣ試験
装置に関する。
【０００９】請求項１では特に、各測定回路８は、フォ
ーマット制御回路と、そのフォーマット制御回路に制御
されて、ＤＵＴのＩ／ＯピンまたはＩ専用ピンに対する
試験波形を出力するドライバと、一端がドライバの出力
端子に接続された第２Ｉ／Ｏ伝送線路７と、ドライバの
出力端子に接続され、ＤＵＴの応答波形を基準値と比較
する第１比較器と、第２Ｏ専用伝送線路２１と、その第
２Ｏ専用伝送線路の出力端に接続され、ＤＵＴのＯ専用
ピンの応答波形を基準値と比較する第２比較器と、第
１、第２比較器の各出力のいずれか一方を選択するセレ
クタと、そのセレクタの出力を期待値と比較するデジタ
ル・コンペアとを具備する。
【００１０】（２）請求項２の発明では、前記（１）に
おいて、前記パフォーマンス・ボードは、ピンエレクト
ロニクス・カードに接続するためのＮ個の第１Ｉ／Ｏ端
子１１と、Ｍ個の第１Ｉ専用端子１６と、Ｍ個の第１Ｏ
専用端子１７と、一端が第１Ｉ／Ｏ端子に、他端がＤＵ
ＴのＩ／Ｏピンにそれぞれ接続されるＮ個の第１Ｉ／Ｏ
伝送線路１２と、一端が第１Ｉ専用端子に、他端がＤＵ
ＴのＩ専用ピンにそれぞれ接続されるＭ個の第１Ｉ専用
伝送線路１８と、一端がＤＵＴのＯ専用ピンに、他端が
前記第１Ｏ専用端子にそれぞれ接続されるＭ個の第１Ｏ
専用伝送線路１９とを具備する。
【００１１】（３）請求項３の発明では、前記（１）に
おいて、前記ピンエレクトロニクス・カードは、パフォ
ーマンス・ボードと接続するための少くともＮ＋Ｍ個の
第２Ｉ／Ｏ端子９と少くともＮ＋Ｍ個の第２Ｏ専用端子
２２を具備する。 （４）請求項４の発明では、前記（２）及び（３）にお
いて、前記ピンエレクトロニクス・カードは、ＤＵＴの
Ｎ個のＩ／Ｏピンの試験に対応して、Ｎ個の測定回路の
第１比較器をデジタル・コンペアに接続すると共に、対
応するＮ個の第２Ｉ／Ｏ端子９をパフォーマンス・ボー
ドのＮ個の第１Ｉ／Ｏ端子１１にそれぞれ接続し、ＤＵ
ＴのＭ個のＩ専用ピン及びＭ個のＯ専用ピンの試験に対
応して、Ｍ個の測定回路の第２比較器をデジタル・コン
ペアに接続すると共に、対応するＭ個の第２Ｉ／Ｏ端子
９及びＭ個の第２Ｏ専用端子２２をパフォーマンス・ボ
ードのＭ個の第１Ｉ専用端子１６及びＭ個の第１Ｏ専用
端子１７にそれぞれ接続する。
【００１２】（５）請求項５の発明では、前記各測定回
路８は、フォーマット制御回路と、そのフォーマット制
御回路に制御されて、ＤＵＴのＩ／ＯピンまたはＩ専用
ピンに対する試験波形をそれぞれ出力する第１、第２ド
ライバと、それら第１、第２ドライバのいずれか一方を
フォーマット制御回路に接続するセレクタと、一端が第
１ドライバの出力端子に接続された第２Ｉ／Ｏ伝送線路
７と、一端が第２ドライバの出力端子に接続された第２
Ｉ専用伝送線路３２と、第１ドライバの出力端子に接続
され、ＤＵＴの応答波形を基準値と比較する比較器と、
比較器の出力を期待値と比較するデジタル・コンペアと
を具備する。
【００１３】（６）請求項６の発明では、前記（５）に
おいて、前記パフォーマンス・ボードは、ピンエレクト
ロニクス・カードに接続するためのＮ個の第１Ｉ／Ｏ端
子１１と、Ｍ個の第１Ｉ専用端子１６と、Ｍ個の第１Ｏ
専用端子１７と、一端が第１Ｉ／Ｏ端子に、他端がＤＵ
ＴのＩ／Ｏピンにそれぞれ接続されるＮ個の第１Ｉ／Ｏ
伝送線路１２と、一端が第１Ｉ専用端子に、他端がＤＵ
ＴのＩ専用ピンにそれぞれ接続されるＭ個の第１Ｉ専用
伝送線路１８と、一端がＤＵＴのＯ専用ピンに、他端が
第１Ｏ専用端子にそれぞれ接続されるＭ個の第１Ｏ専用
伝送線路１９とを具備する。
【００１４】（７）請求項７の発明では、前記（５）に
おいて、前記ピンエレクトロニクス・カードは、パフォ
ーマンス・ボードと接続するための少くともＮ＋Ｍ個の
第２Ｉ／Ｏ端子９と少くともＮ＋Ｍ個の第２Ｉ専用端子
３１を具備する。 （８）請求項８の発明では、前記（６）及び（７）にお
いて、前記ピンエレクトロニクス・カードは、ＤＵＴの
Ｎ個のＩ／Ｏピンの試験に対応して、Ｎ個の測定回路の
第１ドライバをフォーマット制御回路に接続すると共
に、対応するＮ個の第２Ｉ／Ｏ端子９をパフォーマンス
・ボードのＮ個の第１Ｉ／Ｏ端子１１にそれぞれ接続
し、ＤＵＴのＭ個のＩ専用ピン及びＭ個のＯ専用ピンの
試験に対応して、Ｍ個の測定回路の第２ドライバを前記
フォーマット制御回路に接続すると共に、対応するＭ個
の第２Ｉ／Ｏ端子９及びＭ個の第２Ｉ専用端子３１をパ
フォーマンス・ボードのＭ個の第１Ｏ専用端子１７及び
Ｍ個の第１Ｉ専用端子１６にそれぞれ接続する。
【００１５】
【発明の実施の形態】図１は請求項１〜４の発明のＩ／
Ｏコモン・Ｉ／Ｏスプリット切り換え方式による装置で
ある。最初に、Ｉ／Ｏピン１３を測定する場合について
説明する。まず、図１のようにＤＵＴ２と接続する。セ
レクタ２５により、デジタル・コンペア６に送られるコ
ンパレータの出力は、常にコンパレータ９ａのみとしコ
ンパレータ４ｂの出力は試験に影響しないようにしてお
く。
【００１６】ＤＵＴ２がＩモードの時は、ドライバ３を
イネーブルにし所定の信号を印加する。この時、コンパ
レータ４ａはディセーブル状態で比較判定は行われな
い。ＤＵＴ２がＯモードの時は、ドライバ３をディセー
ブル、コンパレータ４ａをイネーブルにし、ＤＵＴから
の出力信号を受け取り、比較判定を行い、試験する。結
局、Ｉ／Ｏコモン方式で試験した場合と同じである。
【００１７】次に、Ｉ専用ピン１４とＯ専用ピン１５を
試験する場合について説明する。まず、図１のようにＤ
ＵＴ２と接続する。セレクタ２５により、デジタル・コ
ンペア６に送られるコンパレータの出力は、常にコンパ
レータ４ｂのみとし、コンパレータ４ａの出力は試験に
影響しないようにしておく。ＤＵＴ２のＩ専用ピン１４
には、ドライバ３を常にイネーブル状態にして所定の信
号を印加する。Ｏ専用ピン１５に対して、コンパレータ
４ｂを常にイネーブル状態にし、デバイスからの出力信
号を受け取り、比較判定を行い、試験する。結局、Ｉ／
Ｏスプリット方式で試験した場合と同じである。このよ
うに、Ｉ／ＯコモンとＩ／Ｏスプリット方式とのどちら
で試験するか切り換える事が可能である。
【００１８】Ｉ／Ｏピン１３に対しては、従来のＩ／Ｏ
コモン方式で測定し、従来のＩ／Ｏスプリット方式は用
いていないので、Ｉ／Ｏスプリット方式を用いる場合の
ような測定精度が低下する問題はない。次に、試験装置
のコストについて説明する。図２に例として、信号数１
０２４ピンのＤＵＴでＩ／Ｏピン、Ｉピン、Ｏピンの占
有割合が異なる３ケースについて比較した。ケース１及
びケース３は極めてまれな場合で、ケース２が現実に近
い場合と考えられる。
【００１９】ケース２の場合、本発明方式は、不経済で
問題となっていた従来のＩ／Ｏコモン方式に比べて２０
％程度コストを低減できる。これは、コスト比率の高い
フォーマット制御回路やデジタル・コンペアの数量を、
最もコストが小さいＩ／Ｏスプリット方式と同数で試験
できるためである。一方、本発明方式は従来のＩ／Ｏス
プリット方式に比較し、ケース２の場合、５％程コスト
アップとなるが、しかしＩ／Ｏスプリット方式のような
Ｉ／Ｏピンに対する測定精度の低下する問題がない。
【００２０】図３に示すのは請求項５〜８の実施例であ
り、各測定回路８にドライバを２個設け、セレクタで切
換える構成としている。この場合も、Ｉ／Ｏピン１３に
対しては従来のＩ／Ｏコモン方式と同じ測定が行え、Ｉ
専用ピン１４、Ｏ専用ピン１５に対しては従来のＩ／Ｏ
スプリット方式と同じ測定が行え、図１の場合とほぼ同
じ測定精度の向上と、コストの低減が図られる。
【００２１】
【発明の効果】 この発明では、従来のＩ／Ｏスプリット方式に対し
て、比較器とセレクタを追加するか、またはドライバと
セレクタを追加し、ＤＵＴのＩ／Ｏピン１３を試験する
か、Ｉ専用ピン１４とＯ専用ピン１５を試験するかによ
って、セレクタで２ケの比較器またはドライバを適宜選
択することによって、従来のＩ／Ｏコモン方式より経済
的な装置を実現できる。
【００２２】 この発明では、ＤＵＴのＩ／Ｏピンの
測定に対しては従来のＩ／Ｏコモン方式と同じ測定を行
うようにしたので、従来のＩ／Ｏスプリット方式のよう
にＩ／Ｏピンに他系統の伝送線路がぶらさがって波形が
乱されるようなことはなく、従って測定精度が低下する
恐れもない。
【図面の簡単な説明】
【図１】請求項１乃至４の実施例を示すブロック図。
【図２】この発明の図１の装置と従来の装置との経済比
較の一例を示す図。
【図３】請求項５乃至８の発明の実施例を示すブロック
図。
【図４】従来のＩ／Ｏコモン方式を用いたＩＣ試験装置
のブロック図。
【図５】従来のＩ／Ｏスプリット方式を用いたＩＣ試験
装置のブロック図。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 Ｎ個のＩ／Ｏ（インプット／アウトプッ
    ト）ピン、Ｍ個のＩ（インプット）専用ピン及びＭ個の
    Ｏ（アウトプット）専用ピンを有する被試験ＩＣ（以下
    ＤＵＴと言う）を着脱自在に実装するパフォーマンス・
    ボードと、 少くともＮ＋Ｍ個の測定回路を実装し、前記パフォーマ
    ンス・ボードに着脱自在に接続されるピンエレクトロニ
    クス・カードを具備するＩＣ試験装置において、 前記各測定回路（８）は、フォーマット制御回路と、 そのフォーマット制御回路に制御されて、ＤＵＴのＩ／
    ＯピンまたはＩ専用ピンに対する試験波形を出力するド
    ライバと、 一端が前記ドライバの出力端子に接続された第２Ｉ／Ｏ
    伝送線路（７）と、 前記ドライバの出力端子に接続され、ＤＵＴのＩ／Ｏピ
    ンの応答波形を基準値と比較する第１比較器と、 第２Ｏ専用伝送線路（２１）と、 その第２Ｏ専用伝送線路の出力端に接続され、ＤＵＴの
    Ｏ専用ピンの応答波形を基準値と比較する第２比較器
    と、 前記第１、第２比較器の各出力のいずれか一方を選択す
    るセレクタと、 そのセレクタの出力を期待値と比較するデジタル・コン
    ペアとを具備することを特徴とするＩＣ試験装置。
  2. 【請求項２】 請求項１において、前記パフォーマンス
    ・ボードは、 前記ピンエレクトロニクス・カードに接続するためのＮ
    個の第１Ｉ／Ｏ端子（１１）と、Ｍ個の第１Ｉ専用端子
    （１６）と、Ｍ個の第１Ｏ専用端子（１７）と、 一端が前記第１Ｉ／Ｏ端子に、他端がＤＵＴのＩ／Ｏピ
    ンにそれぞれ接続されるＮ個の第１Ｉ／Ｏ伝送線路（１
    ２）と、 一端が前記第１Ｉ専用端子に、他端がＤＵＴのＩ専用ピ
    ンにそれぞれ接続されるＭ個の第１Ｉ専用伝送線路（１
    ８）と、 一端がＤＵＴのＯ専用ピンに、他端が前記第１Ｏ専用端
    子にそれぞれ接続されるＭ個の第１Ｏ専用伝送線路（１
    ９）とを具備することを特徴とするＩＣ試験装置。
  3. 【請求項３】 請求項１において、前記ピンエレクトロ
    ニクス・カードは、前記パフォーマンス・ボードと接続
    するための少くともＮ＋Ｍ個の第２Ｉ／Ｏ端子（９）と
    少くともＮ＋Ｍ個の第２Ｏ専用端子（２２）を具備する
    ことを特徴とするＩＣ試験装置。
  4. 【請求項４】 請求項２及び３において、前記ピンエレ
    クトロニクス・カードは、ＤＵＴのＮ個のＩ／Ｏ端子の
    試験に対応して、前記Ｎ個の測定回路の前記第１比較器
    を前記デジタル・コンペアに接続すると共に、対応する
    前記Ｎ個の第２Ｉ／Ｏ端子（９）を前記パフォーマンス
    ・ボードの前記Ｎ個の第１Ｉ／Ｏ端子（１１）にそれぞ
    れ接続し、ＤＵＴの前記Ｍ個のＩ専用ピン及びＭ個のＯ
    専用ピンの試験に対応して、前記Ｍ個の測定回路の前記
    第２比較器を前記デジタル・コンペアに接続すると共
    に、対応する前記Ｍ個の第２Ｉ／Ｏ端子（９）及びＭ個
    の第２Ｏ専用端子（２２）をパフォーマンス・ボードの
    Ｍ個の第１Ｉ専用端子（１６）及びＭ個の第１Ｏ専用端
    子（１７）にそれぞれ接続することを特徴とするＩＣ試
    験装置。
  5. 【請求項５】 Ｎ個のＩ／Ｏ（インプット／アウトプッ
    ト）ピン、Ｍ個のＩ（インプット）専用ピン及びＭ個の
    Ｏ（アウトプット）専用ピンを有する被試験ＩＣ（以下
    ＤＵＴと言う）を着脱自在に実装するパフォーマンス・
    ボードと、 少くともＮ＋Ｍ個の測定回路を実装し、前記パフォーマ
    ンス・ボードに着脱自在に接続されるピンエレクトロニ
    クス・カードを具備するＩＣ試験装置において、 前記各測定回路（８）は、フォーマット制御回路と、 そのフォーマット制御回路に制御されて、ＤＵＴのＩ／
    ＯピンまたはＩ専用ピンに対する試験波形をそれぞれ出
    力する第１、第２ドライバと、 それら第１、第２ドライバのいずれか一方を前記フォー
    マット制御回路に接続するセレクタと、 一端が前記第１ドライバの出力端子に接続された第２Ｉ
    ／Ｏ伝送線路（７）と、 一端が前記第２ドライバの出力端子に接続された第２Ｉ
    専用伝送線路（３２）と、 前記第１ドライバの出力端子に接続され、ＤＵＴの応答
    波形を基準値と比較する比較器と、 前記比較器の出力を期待値と比較するデジタル・コンペ
    アとを具備することを特徴とするＩＣ試験装置。
  6. 【請求項６】 請求項５において、前記パフォーマンス
    ・ボードは、 前記ピンエレクトロニクス・カードに接続するためのＮ
    個の第１Ｉ／Ｏ端子（１１）と、Ｍ個の第１Ｉ専用端子
    （１６）と、Ｍ個の第１Ｏ専用端子（１７）と、 一端が前記第１Ｉ／Ｏ端子に、他端がＤＵＴのＩ／Ｏピ
    ンにそれぞれ接続されるＮ個の第１Ｉ／Ｏ伝送線路（１
    ２）と、 一端が前記第１Ｉ専用端子に、他端がＤＵＴのＩ専用ピ
    ンにそれぞれ接続されるＭ個の第１Ｉ専用伝送線路（１
    ８）と、 一端がＤＵＴのＯ専用ピンに、他端が前記第１Ｏ専用端
    子にそれぞれ接続されるＭ個の第１Ｏ専用伝送線路（１
    ９）とを具備することを特徴とするＩＣ試験装置。
  7. 【請求項７】 請求項５において、前記ピンエレクトロ
    ニクス・カードは、前記パフォーマンス・ボードと接続
    するための少くともＮ＋Ｍ個の第２Ｉ／Ｏ端子（９）と
    少くともＮ＋Ｍ個の第２Ｉ専用端子（３１）を具備する
    ことを特徴とするＩＣ試験装置。
  8. 【請求項８】 請求項６及び７において、前記ピンエレ
    クトロニクス・カードは、ＤＵＴのＮ個のＩ／Ｏ端子の
    試験に対応して、前記Ｎ個の測定回路の前記第１ドライ
    バを前記フォーマット制御回路に接続すると共に、対応
    する前記Ｎ個の第２Ｉ／Ｏ端子（９）を前記パフォーマ
    ンス・ボードの前記Ｎ個の第１Ｉ／Ｏ端子（１１）にそ
    れぞれ接続し、ＤＵＴの前記Ｍ個のＩ専用ピン及びＭ個
    のＯ専用ピンの試験に対応して、前記Ｍ個の測定回路の
    前記第２ドライバを前記フォーマット制御回路に接続す
    ると共に、対応する前記Ｍ個の第２Ｉ／Ｏ端子（９）及
    びＭ個の第２Ｉ専用端子（３１）をパフォーマンス・ボ
    ードのＭ個の第１Ｏ専用端子（１７）及びＭ個の第１Ｉ
    専用端子（１６）にそれぞれ接続することを特徴とする
    ＩＣ試験装置。
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