JPH03233376A - 半導体テストシステム及びそれに用いるキャリブレーシヨン手段並びにピンエレクトロニクス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体テストシステムにおけるピンエレクトロ
ニクス部分の信号精度を向上するためのキャリブレーシ
ョンの好適な実施方法および構成手段を有する半導体テ
ストシステム及びそれに用いるキャリブレーション手段
並びにピンエレクトロニクスに関する。

［従来の技術］ 従来の半導体テストシステムにおけるキャリブレーショ
ンの方法および手段に関しては、特開昭６２−１４５２
５号公報に記載されている。

第８図はその従来の半導体テストシステムを例示する全
体構成ブロック図である。以下第８図により従来例を説
明する。第８図において、このシステムの全体構成は測
定部１１９と、テストヘッド１２１と、この２つを接続
するケーブル１２０とから成る。まず測定部１１９はク
ロック源１０１と、タイミング発生器１０２．１０３と
、固定遅延ユニット１０４．１０６゜１０８と、可変遅
延ユニット１０５．１０７．１０９．１１０と、アナロ
グ信号発生器１１１．１１２と、アナログ／ディジタル
変換器（以下ＡＤＣと略す）　１１３．１１４とディジ
タル信号発生器１１５と、ディジタル・パターン解析器
１１６から成る。この中でアナログ信号発生器１１１．
１１２は各々固定遅延ユニット１０４．可変遅延ユニッ
ト１０５で遅延されたクロック源１０１からのクロック
に同期して動作する第１．第２のアナログ信号源である
６次にＡＤＣ１１３，１１４はケーブル１２０経由のテ
ストヘッド部１２１からのアナログ信号をディジタルデ
ータに変換して取込む第１．第２のアナログ測定部であ
る。この第１．第２のアナログ測定部の変換クロックは
タイミング発生器１０２から生成され、可変遅延ユニッ
ト１０７と固定遅延ユニット１０６．１０８を介して各
々のＡＤＣ１１３゜１１４に供給される。更にディジタ
ル信号発生器１１５によってディジタルデータを生成す
るディジタル信号源と、テストヘッド部１２１からのデ
ィジタルデータをディジタル・パターン解析器１１６に
よって取込むディジタル測定部は、各々可変遅延ユニッ
ト１０９．１１０を介して供給されるタイミング発生器
１０３からのタイミング信号に同期して動作する。

なおタイミング発生器１０２はクロック源１０１に同期
して動作し、更にタイミング発生器１０３はタイミング
発生器１０２に同期して動作することにより。

測定器１１９の全てのユニットは１つのクロック源１０
１で同期して動作し、アナログとディジタルの信号間の
位相制御を可能にしている。つぎにテストヘッド部１２
１は被試験デバイス（以下にＤＵＴと略す）と測定部１
１９との信号の授受を行ない、ＯＵＴの出力信号をサン
プリングするための２チヤネルのサンプラ１１７．１１
８を持つ、更にテストヘッド部１２１での各信号源や測
定系のタイミングデスキューを実現するためのスイッチ
群Ｓ□〜Ｓ４を持っている。このような構成でアナログ
・ディジタル混在デバイスへの試験に対応している。

次にこの構成におけるシステムのタイミングデスキュー
を行なう場合の動作を説明する。まずテストヘッド部１
２１のスイッチＳ１．Ｓ、を閉じてスイッチＳ、、Ｓ、
を開き、第１．第２アナログ信号源から同一の信号を出
力して各々サンプラの第１゜第２チャネル１１７．１１
８に入力する。ついでサンプラの２チャネル１１７．１
１８の出力を各々第１．第２のアナログ測定部で取込み
、データ処理して第１゜第２アナログ信号源の間の時間
差を求める。この求めた時間差を可変遅延ユニット１０
５で補正することにより、第１．第２アナログ信号源の
間のタイミングデスキューを実現する。この時にアナロ
グ信号源とアナログ測定部の間のタイミングデスキュー
についても、データ処理結果を基にして可変遅延ユニッ
ト１０７を補正することによって実現する。なお第１．
第２アナログ測定部はチャネル間の特性が十分に揃って
いることが前提である。

次にディジタル系とのデスキューに対しては、まずスイ
ッチＳ工ｔ８３を閉じてスイッチＳ□Ｓ、を開き、サン
プラの第１チヤネル１１７には第１アナログ信号源を入
力し、第２チヤネル１１８にはディジタル信号発生器１
１５からのディジタル信号源を入力するにの時第１アナ
ログ信号源は矩形波を出力する。そしてアナログ信号源
とディジタル信号源のスキューをアナログ測定部で測定
し、可変遅延ユニット１０９の値を補正してデスキュー
を実現する。最後にディジタル信号源とディジタル測定
部に対しては、スイッチＳ、；　Ｓ、、Ｓ３を開きスイ
ッチＳ４を閉じてディジタル信号源をディジタル測定部
に入力して、デスキューされたディジタル信号源を基準
として可変遅延ユニット１１０を；Ｓａｔ、、てデスキ
ューを行なう０以上の手順によってテストヘッド部１２
１におけるシステムのタイミングデスキューを実現して
いる。

［発明が解決しようとする課題］ 上記従来技術は半導体テストシステムの測定部とテスト
ヘッド部を接続するケーブルによる各信号間のタイミン
グ誤差をテストヘッドの点でキャリブレーションするこ
とを目的としているが、しかしデスキューのために各信
号をサンプラに接続するための引き出し線と該信号引き
出し点からＤＵＴまでの配線とによる影響（電気長のば
らつきやロス）に対しては配慮がされておらず、この影
響が信号線数（ピン数）の増大による配線長の増加と信
号周波数の高速化に伴い無視し得ないものとなる問題が
ある。また試験精度のパラメータの１つである振幅方向
に対するキャリブレーションは考慮されておらず、その
ために試験精度を低下させる問題がある。

本発明はＤＵＴの接続点におけるタイミングや振幅のキ
ャリブレーションを可能にすることを目的としており、
さらにアナログとディジタルの両信号の入出力に限らず
動作状態における任意の信号の波形観測を実現すること
のできる半導体テストシステム及びそれに用いるキャリ
ブレーション手段並びにピンエレクトロニクスを提供す
ることを目的とする。

［課題を解決するための手段］ 上記目的を達成するために１本発明は半導体テストシス
テムのキャリブレーション手段として、まずサンプラと
低速高精度計測回路を主体とした構成のキャリブレーシ
ョンユニットを設け、これとテストヘッドの各信号をキ
ャリブレーションユニットに引き出す配線を設けるが、
この信号の引き出しには配線の特性インピーダンスに比
べて１０数倍程度の高い抵抗を介して行なうものとし、
またキャリブレーションユニットには基準信号源を置い
てサンプラに入力できる構成とすることにより絶対値で
の高精度なキャリブレーションを可能とし、さらにＤＵ
Ｔの接続点におけるキャリブレーションを実現するため
にＴ　Ｄ　Ｒ（Ｔｉ＋ｏｅ　ＤｏｍｅｉｎＲｅｆｌｅｃ
ｔｏ＋ｗｅｔｒｙ　：タイムドメイン・リフレクトメト
リ）の手法を用いるものとし、上記信号引き出し点に置
いた高抵抗についてはハイインピーダンスプローブとし
て機能することによりキャリブレーションのための切換
リレーが不要とし、これによってキャリブレーション以
外の状態における波形観測を可能にしたものである。ま
た上記手段の中で基準信号源の信号入力経路をキャリブ
レーションユニットからではなく、これに代えてＤＵＴ
の接続点から入力できる構成とすることにより、同様の
機能を実現可能にしたものである。

［作用］ 上記半導体テストシステムのキャリブレーションユニッ
トに置いたサンプラはキャリブレーション対象の高速信
号を相似の低速波形に変換し、これによってキャリブレ
ーションに必要な波形のパラメータ計測が低速高精度回
路で実現でき、従って等価的に高速信号の高精度なキャ
リブレーションが実現できる。またこのさい基準信号発
生器からの基準信号によって絶対値でのキャリブレーシ
ョンが実現できる。またキャリブレーションのために信
号引き出し点に置いた高抵抗は信号線インピーダンスの
１０数倍の抵抗値であるため信号線の波形に対する影響
はなく、一方のキャリブレーションユニット側から見た
場合も高抵抗であることから開放端として見ることがで
きるためＴＤＲによるキャリブレーション経路のキャリ
ブレーションに対しても支障はない。また信号引き出し
点からＤＵＴ接続点までの配線に対しては各信号源から
の信号を用いてＴＤＲを行ない、その波形をキャリブレ
ーションユニットで観測することによりＤＵＴ接続点の
状態を知ることができ、これによってＤＵＴ接続点での
キャリブレーションを実現できる。

［実施例］ 以下に本発明の実施例を第１図から第７図により説明す
る。

第１図は本発明による半導体テストシステムの第１の実
施例を示す全体構成ブロック図である。

第１図において、１はテスタコントローラとタイミング
発生器とパターン発生器等を含むテスタ本体、２はテス
タ本体１からの情報に従ってＤＵＴとの信号の入出力を
行なうピンエレクトロニクスでＤＵＴの必要ピン数分持
つ、３，８は遅延ユニット（以下デイレイと称す）、４
は波形生成器（フォーマツタと称す）、５はドライバ、
６はドライバ５の出力振幅を設定する電圧源（以下Ｖａ
ｓＦと称す）、７はドライバ５のオフセット電圧を設定
する電圧源（以下ｖｏｒｓｔと称す）、９はラッチ、１
０はコンパレータ、１１はコンパレータ１０の基準電圧
源（以下ｖ　ｒｅｆと称す）、１２はキャリブレーショ
ン用に信号を引き出すためのプローブ抵抗、１３はＤＵ
Ｔのソケットコンタクト、１４はどのピンエレクトロニ
クス２をキャリブレーションするかを選択する切換スイ
ッチ、１５はキュリブレーションユニット、１６はキャ
リブレーションの対象となる信号をサンプリングするサ
ンプラ、１７はキャリブレーションの基準となる信号を
生成する基準信号発生器、１８はサンプリングされた波
形を高精度にディジタルデータに変換するアナログ／デ
ィジタル変換器（以下ＡＤＣと称す）、１９はＡ　Ｄ　
Ｃ１ｇで変換されたディジタルデータを記憶し演算処理
するメモリ／ディジタル信号処理ユニット（以下メモリ
／ＤＳＰと称す）、２０はサンプラ１６やＡ　Ｄ　Ｃ１
８等の動作タイミングを生成するクロック発生器、２１
は基準信号と終端を切換えるスイッチ（ＳＷｔ）、２２
は終端抵抗、２３はテスタ本体１のテスタコントローラ
からピンエレクトロニクス２を制御するための制御バス
、２４はピンエレクトロニクス２を動作させるレート信
号、２５はＤＵＴ出力の検出信号。

２６はキャリブレーション信号、２７は基準信号、２８
は基準信号発生器１７の同期信号、２９はクロック発生
器２０の同期信号、３０はクロック発生器２０の起動信
号、３１はサンプラ１６やＡＤＣ１８等のクロック信号
、３２はサンプリングされた信号、３３はＡ　Ｄ　Ｃ１
８によってディジタルデータに変換された信号、３４は
テスタ本体ｌのテスタコントローラとキャリブレーショ
ンユニット１５の間を接続する制御バスである。

なおピンエレクトロニクス（以下ピンニレと略す）２の
ドライバ５の出力インピーダンスと、トライバ５からＤ
ＵＴソケット１３までの配線インピーダンスと、各ピン
ニレ２からキャリブレーションユニット（以下ＣＡＬ、
ユニットと称す）１５までの配線インピーダンスと、Ｃ
ＡＬ、１５ユニツト内の配線インピーダンスと、更に切
換スイッチ１４とＳＷ工２１のインピーダンスとはいず
れもＺオームである。また終端抵抗ＲＴ２２はＺオーム
で、プローブ抵抗ＲＰ１２は抵抗値ＲＰ＞Ｚ　（１０数
倍から２０倍程度）で、ＤＵＴソケット１３は開放端で
ある。

上記の構成において、キャリブレーションを行なう場合
の各部のシーケンスと動作を第２図のタイミングチャー
トを併用して次に説明する。まずＣＡＬ、ユニット１５
内のＳＷ工２１をｂ側に接続して、基準信号発生器１７
からタイミングおよび振幅の基準信号２７を出力する。

基準信号２７は５Ｗ１２１とサンプラ１６と切換スイッ
チ１４を経由してプローブ抵抗ＲＰ１２に到達し、下記
の（１）式に示す反射係数ρに応じて反射して基準信号
発生器１７に戻ってくる。

この反射波は基準信号発生器１７の出力インピーダンス
がＺオームであるため、この点で全て吸収される。

ρ＝（Ｒｐ＋Ｚ／２　　Ｚ）／（Ｒｐ＋Ｚ／２＋Ｚ）・
・・（１）ここで上記のようにＲｐ＞Ｚで５ ＲＰ　：　Ｚ　＝９５０　：　５０　　　　　　　　　
　・・・（２）とするなら（１）式よりρ”、　０．９
となり、基準信号２７の約９割の振幅の反射波が戻って
くる。第２図の［１１は矩形波を使用した時のＣＡＬ、
ユニット１５内のＡ点におけるこの時の波形を示す。こ
こでＶＬＲｔ　ＶＨＲは基準信号２７の各々ローおよび
ハイレベルの電圧である。またＶＦＲはプローブ抵抗Ｒ
Ｐ１２の値が（２）式の比率である時の反射波の振幅で
、ＶＰＲｊｌはＲＰＩ３の値が誤差を持つ時の反射波の
振幅である。この誤差を持つプローブ抵抗ＲＰｅ、この
時の反射係数をρ。とすると ρｅ＝ＶｐＲｉ／　（Ｖ）ＩＲＶＬＲ）　　　　　　＝
１３）ＲＰｅ＝Ｚ　（３ｐ　ｅ　＋　１　）／　（２−
ρｅ）　　　−（４）の２式からＲＰｅを知ることがで
きる。同時にキャリブレーション経路Ｑ、、Ｑ、の電気
長は第２図の［１］の波形よりエツジの時刻Ｔ工、Ｔ、
を求めることで既知となる。

次にＣＡＬ、ユニット１５の５Ｗ１２１をａ側に切換え
、今度はピンニレ２のドライバ５から信号を出力する。

この出力信号はＤＵＴソケット１３で全反射（開放端で
あるため）してドライバ５に戻ってくる。この反射波は
ドライバ５の出力インピーダンスがＺであるため、全て
吸収されて多重反射は起きない、ピンニレ２内のプロー
ブ抵抗ＲＰ１２が接続されているＢ点の波形を第２図の
［ＩＩ］に示す。ここでｖＬ□ｔＶＨ□はドライバ５の
出力の各々ローおよびハイレベルである。ＶＰｘはＤＵ
Ｔソケット１３が完全な開放インピーダンスである時の
振幅で、 ＶＰｔ＝　（ＶＨｘ−Ｖｔｚ）　　　　　　　　　”’
（５）となる。ＤＵＴソケット１３が完全な開放インピ
ーダンスでない時には反射波の振幅はＶＰ□８どなる。

なおり点の波形のエツジの時刻Ｔ、、Ｔ４および電気長
ｔ（Ｉｈ）を示す。このＢ点の波形はプローブ抵抗ＲＰ
１２を介してＣＡＬ、ユニット１５に取込まれ、終端抵
抗ＲＴ（Ｚオーム）２２で全て吸収される。

この時のサンプラ１６の入力点Ａの波形を第２図の［■
］のＡ点に示す。Ａ点の波形はプローブ抵抗ＲＰｅによ
って、 Ａｔｔ＝　Ｚ　／　（Ｒｐｅ＋　Ｚ　）　　　　　　　
　−（６）の割合で減衰する。すなわち、 ＶＬｘｓ＝　ＶＬｔ　・Ａｔｔ　　　　　　　　　　−
（７）ＶＨＩＭ＝　ＶＨＩ　・Ａｔｔ　　　　　　　　
　　−（８）Ｖｐｘ！ＬＨ＝　ＶＰｚＱ　ｊ　Ａｔｔ　
　　　　　　　　＋＋　（９）となる。以上のデータを
基にまず基準信号２７のＶＬＲとＶ）ＩＲでサンプラ１
Ｇを校正する。次に第２図の［ｌ’］のＡ点の波形をも
とに（３）、　（４）式からプローブ抵抗ＲＰ＠の値を
求め、経路Ｒ，，ｊ２．の電気長を、 ｔ（Ｒｔ、ＪＬａ）＝　（Ｔｔ　　Ｔｌ）　／　２　　
　　　・・・（１０）として求める。そして第２図の［
１１］のＡ点の波形の振幅から（６）　〜（９）式によ
ッテ振幅Ｖｔ、ｚｙＶｌ（、。

ＶＰｔＩＬを求め、上記（７）Ｔ１とｊ　ＣＬｔ＊Ｌｚ
）とＡ点の波形のエツジの時刻Ｔ　’３ｙ　’ｒ’、に
よって０点の波形のエツジの時刻Ｔ５を求めることによ
り、ＤＵＴソケット１３の０点における第２図の［１１
］の０点の波形を知ることができる。なお波形の処理に
ついては、サンプラ１６でサンプリングした出力３２を
ＡＤＣｌｇで高精度にディジタル化してメモリ／ＤＳＰ
１９に取込み、ここで上記の式に準じて処理を行なう。

ここまでの処理を全てのピンニレ２に対して行ない、各
ピンニレ２の基準信号２７との誤差を求め、各々デイレ
イ３とＶａｍＰ６とＶＯｆＳｔ７とを調整してＤＵＴソ
ケット点における補正を行なう、なおタイミングの基準
Ｔｏはテスタ本体１からクロック発生器２０に与える起
動信号３０で規定する。またコンパレータ１０のキャリ
ブレーションに対しては、上記でキャリブレーションし
たドライバ５の出力を用いてデイレイ８とＶｒｅｆｌｌ
を調整することで補正を行なう。一方キヤリブレーショ
ン信号２６を引き出す手段としてプローブ抵抗ＲＰ１２
を用いていることにより、信号経路の切換が不要となる
ため、ＤＵＴの入出力波形の１１２１！ＩがＣＡＬ、ユ
ニット１５によって実現できる。

本実施例によれば、プローブ抵抗１２によってリレーの
通過段数を低減できるため、試験波形の精度劣化を低減
できる５またＤＵＴソケット１３の点での波形状態が既
知となるため、この値を基にキャリブレーションするこ
とで試験精度を向上できる６更に試験を行なっている状
態での波形観測が可能となるため、デバイスデバッグの
効率向上が図れる。

次に第３図は第１図の第１の実施例におけるピンニレ２
が出力用と入力用に分割された場合の実施例を示す全体
構成ブロック図である。第３図において、３５は出力用
ピンエレクトロニクス、３６は入力用ピンエレクトロニ
クス、３７は出力用ピンニレ３５のドライバ５の出力を
入力用ビンニレ３６に出力するためのスイッチ（Ｓ　Ｗ
　＊　）、３８は出力用ピンニレ３５からの信号を入力
用ピンニレ３６に導入するスイッチ（ＳＷ３）で、他は
第１図で説明した同一符号のものに対応している。

この構成において、キャリブレーションの動作は第１図
の第１の実施例と基本的には同じであり、以下の３つの
ステップで実現する。第１のステップではＣＡＬ、ユニ
ット１５からプローブ抵抗Ｒｐ１２までの経路を第１の
実施例で述べた方法によってキャリブレーションに必要
なデータを抽出する。

これは出力用ピンニレ３５と入力用ビンニレ３６の全て
に対して行なう、第２のステップではＳＷ、３７をａ側
に継なぎ、出力用ピンニレ３５のドライバ５から信号を
出力し、ドライバ５の出力波形とＯＵＴソケット１３か
らの反射波をプローブ抵抗ＲＰ１２を介してＣＡＬ、ユ
ニットＩ５で取込み、ＯＵＴソケット１３におけるキャ
リブレーションを行なう。

第３のステップではＳＷ、３７をｂ側に継なぎ。

５Ｗ３３８を閉じて、ドライバ５から信号を出力し、コ
ンパレータ１０の入力を経由してＤＵＴの出力ピンにあ
たるＤＵＴソケット１３に信号を送出する。

ここでドライバ５からの出力波形とＤＵＴソケットＩ３
からの反射波をプローブ抵抗ＲＰ１２を介してＣＡＬ、
ユニット１５に取込み、コンパレータ１０の入力点での
波形状態を既知とする。これによってコンパレータ１０
をキャリブレーションする。

以上によってピンニレの出力系と入力系の回路が独立し
ても各々キャリブレーションが実現でき、またＯＵＴの
波形観測も実現できる。

次に第４図は第１図の第１の実施例のピンニレ２がアナ
ログ・ディジタル混在デバイス等の任意波形の入出力に
対応する場合の実施例を示すピンニレ２の構成図である
。第４図において、フォーマツタ４は任意波形を生成す
るためのＤ／Ａ変換器４０とその任意波形のディジタル
パターンデータを記憶するメモリ３９とで構成し、また
波形取込みに対してはＡ／Ｄ変換器４２とその変換デー
タを記憶するメモリ４１とを持つ、それ以外は第１図の
第１の実施例のピンニレ２と同様である。この構成のピ
ンニレ２においても、キャリブレーションは第１の実施
例と同様にＴＤＲの手法とプローブ抵抗ＲＰ１２を介し
た第１図のＣＡＬ、ユニット１５を用いることで実現で
き、また波形ＩＩｔ８Ｉ！Ｉに関しても支障なく実現で
きる。

なお、この第４図のピンニレ２を用いることにより、ア
ナログ／ディジタル混在デバイスの試験にも対応可能と
なる。

第５図は半導体テストシステムの第２の実施例を示す全
体構成ブロック図である。第５図において、第１図の第
１の実施例では基準信号２７をＣＡＬ、ユニット１５内
でサンプラ１６の入力点を介して出力していたが、この
第２の実施例では基準信号発生器１７をＣＡＬ、ユニッ
ト１５の外に置き、さらに基準信号２７をＤＵＴソケッ
ト１３の点から入力するようにしており、図中の４３は
ＤＵＴの品種毎に対応するキャリブレーション用基板（
パフォーマンスボード）、４４はキャリブレーションの
対象となるピンを切換えるためのスイッチである。

この構成におけるキャリブレーションの手順は。

まず基準信号２７を切換スイッチ４４を介してＯＵＴソ
ケット１３に入力し、プローブ抵抗ＲＰ１２を介してＣ
ＡＬ、ユニット１５に取込む。次にビンニレ２のドライ
バ５から信号を出力してその波形をプローブ抵抗ＲＰ１
２を介してＣＡＬ、ユニット１５に取込み、先の取込み
済の基準信号２７と比較し、その誤差分をピンニレ２内
のＶａｍＰ６とＶｏｒｓｔ７とデイレイ３によって補正
する。コンパレータｌＯについては基準信号２７によっ
てＶｒｅｆｌｌとデイレイ８を調整してキャリブレーシ
ョンを実現する。基準信号２７は事前に切換スイッチ４
４の点で調整しているものとする。

なお本実施例では、キャリブレーションのためにＤＵＴ
ソケット１３にＤＵＴの代りにキャリブレーション用基
板４３を実装するため、ＤＵＴの品種毎にこのキャリブ
レーション用基板４３を用意する必要がでる。これに対
してキャリブレーション用基板４３のＤＵＴソケット１
３に接続する部分のみを取替える構造とすれば、切換ス
イッチ４４は共通化できてキャリブレーション用基板４
３全体を品種毎に用意する必要はなくなる０本実施例に
おいても第１図の第１の実施例と同様の効果が得られる
。

第６図は半導体テストシステムの第３の実施例を示す全
体構成ブロック図である。第６図において、第３の実施
例は第５図の第２の実施例におけるプローブ抵抗ＲＰ１
２をピンニレ２内でなくＤＵＴソケット１３の近傍に置
く構成としたものである。

この構成における第３の実施例による効果は第５図の第
２の実施例で得られるものと同等である。

なお、この第３の実施例におけるプローブ抵抗ＲＰ１２
をＤＵＴソケット１３の近傍に置く構成は第１図の第１
の実施例に適用しても上記第１の実施例と同等の効果が
得られる。

第７図は半導体テストシステムの第４の実施例を示す全
体構成ブロック図である。第７図において、この第４の
実施例では第５図のキャリブレーションユニット１５を
持たず、それに代えてピンニレ２内のコンパレータｌＯ
とラッチ９の代りにサンプラ１６とＡＤＣ１８とメモリ
／ＤＳＰ１９を置くことにより、ビンニレ２の各チャネ
ル毎での高精度な波形計測が可能な構成とし、次に第５
図の第２の実施例と同様な構成で基準信号２７をＤＵＴ
ソケット１３の点から入力できるようにする。図中の４
５はピンニレ２の入出力切換用スイッチ（ＳＷ４）であ
る。

この構成におけるキャリブレーションは、まずＳ　Ｗ４
４５をｂ側に継ぎ、基準信号２７を切換スイッチ４４を
介してＤＵＴソケット１３に送出して、この信号をサン
プラ１６で取込む、この取込んだ波形からサンプラ１６
の誤差分と、ピンニレ２とＤＵＴソケット１３を接続す
る経路の電気長やロス等を求める０次にＳ　Ｗ　４４５
をａ側に継ぎ、ドライバ５から信号を出力してこの信号
をサンプラ１６で取込み、先の誤差分を考慮に入れてド
ライバ５の経路の誤差を求めて補正する。これによって
ビンニレ２のＤＵＴソケット１３の点におけるキヤリプ
レーションを実現できる。また波形観測に対してもサン
プラ１６とＡＤＣ１８によって高精度に波形を取込める
ため、これに対しても対応できる。

なお上記実施例におけるサンプラ１６による低速波形へ
の変換のためのサンプリングクロックの発生方法につい
ては本発明では特に述べない。

また波形のキャリブレーションにおいては、時間や振幅
のみならずＦＦＴ（高速フーリエ変換）等によって周波
数領域でのキャリブレーションを行なえば、特にアナロ
グ入出力を持っＤＵＴに対してより高精度な試験が実現
できる。

さらに図示しないが、テスタ本体１とピンニレ２とＣＡ
Ｌ、ユニット１５の各々の制御バス２３．３４において
、ＣＡＬ、ユニット１５内にバス制御機能を持たせ、テ
スタ本体１のテスタコントローラがらＣＡＬ、ユニット
１５にバス制御権を与えることにより、キャリブレーシ
ョン時間の短縮を図ることができる。

［発明の効果］ 本発明によれば、半導体テストシステムにおけるキャリ
ブレーションの対象となる信号をサンプラによって低速
信号に変換するので、低速高精度回路によって等価的に
高速信号の高精度なキャリブレーションのための計測が
実現できる。また基準信号発生器によって、絶対値との
比較によるキャリブレーションが実現できる。さらにＴ
ＤＲの手法を併用することで被試験デバイス（ＤＵＴ）
のソケット点での波形の状態が既知となり、ソケット点
でのキャリブレーションが可能となる。なおキャリブレ
ーションユニットに信号を引き出す手段として、高抵抗
をプローブとして用いて信号を引き出すことで切換用の
スイッチ段数を低減できるため、波形の高精度化が実現
できる。またこのプローブ抵抗によってＣＵＴの動作状
態における信号をキャリブレーションユニットに引き込
むことができるため、キャリブレーションユニットで動
作状態のＤＵＴの波形ｗｉ８１ｇが実現できてデバイス
デバッグの効率向上が図れるなどの効果がある。

【図面の簡単な説明】

第工図は本発明の半導体テストシステムの第１実施例を
示す全体構成図、第２図は第１図のキャリブレーション
動作説明用のタイミングチャート、第３図は第１図のピ
ンエレクトロニクスが出力用と入力用に独立した場合の
実施例の全体構成図、第４図は第１図のアナログ・ディ
ジタル混在デバイスに対応する場合のピンエレクトロニ
クスの実施例の構成図、第５図は本発明の第２実施例を
示す全体構成図、第６図は本発明の第３実施例を示す全
体構成図、第７図は本発明の第４実施例を示す全体構成
図、第８図は従来の半導体テストシステムの一例を示す
全体構成図である。 １・・・テスタ本体、２・・・ピンエレクトロニクス、
３・・・遅延ユニット、４・・・波形生成器、５・・・
ドライバ、６・・・振幅設定電圧源、７・・・オフセッ
ト設定電圧源、８・・・遅延ユニット、９・・・ラッチ
、１０・・・コンパレータ、１１・・・コンパレータ用
基準電圧源、１２・・・プローブ抵抗、１３・・・ＤＵ
Ｔ用ソケットコンタクト。 １４°゛°キヤリブレーシヨン切換スイツチ、１５・・
・キャリブレーションユニット、１６・・・サンプラ、
１７・・・基準信号発生器、工８・・・Ａ／Ｄ変換器、
１９・・・メモリ／ディジタル信号処理ユニット、２０
・・・サンプリングクロック発生器、２１・・・切換ス
イッチＳＷい２２・・・終端抵抗、２３・・・制御バス
信号、２４・・・レート信号、２５・・・検出信号、２
６・・・キャリブレーション信号、２７・・・基準信号
、２８・・・基準信号用同期信号、２９・・・クロック
用同期信号、３０・・・クロック起動信号、３１・・・
クロック信号、３２・・・サンプリング出力信号、３３
・・・Ａ／Ｄ変換信号、３４・・・制御バス信号、３５
・・・出力用ピンエレクトロニクス、３６・・・入力用
ピンエレクトロニクス、３７・・・切換スイッチＳＷ、
、３８・・・切換スイッチＳＷ１．３９・・・出力波形
パターンメモリ、４０・・・Ｄ／Ａ変換器、４１・・・
取込データメモリ、４２・・・Ａ／Ｄ変換器、４３・・
・キャリブレーション用基板、４４・・・キャリブレー
ション切換スイッチ、４５・・・切換スイッチＳＷ。

Claims (1)

1. 【特許請求の範囲】 １、半導体テストシステムのキャリブレーションが可能
   であって、テスタコントローラとタイミング発生手段と
   パターン発生手段等から成るテスタ本体部と、これと接
   続してタイミング遅延手段と波形生成手段とドライバと
   電圧比較手段とデータラッチ手段等から成り被試験デバ
   イスとの信号授受を行なうピンエレクトロニクス部と、
   被試験デバイスを搭載するソケット並びに必要に応じて
   設ける品種毎のソケットを搭載するためのパフォーマン
   スボードとから成る半導体テストシステムにおいて、サ
   ンプラ手段と低速高精度波形計測手段と基準信号発生手
   段とサンプルクロック発生手段から成るキャリブレーシ
   ョン手段を設け、上記ピンエレクトロニクス部の被試験
   デバイスとの信号授受を行なう信号線に該信号線から高
   抵抗を介して上記キャリブレーション手段にキャリブレ
   ーション用の信号を引き出す経路を付加することにより
   、被試験デバイスのソケットの点における上記基準信号
   発生手段からの信号による絶対値でのキャリブレーショ
   ンを可能な構成としたことを特徴とする半導体テストシ
   ステム。 ２、上記半導体テストシステムのキャリブレーションの
   実施によって被試験デバイスを搭載するソケットの点に
   おける波形状態が既知となるようにしたことを特徴とす
   る請求項１記載の半導体テストシステム。 ３、半導体テストシステムのピンエレクトロニクス部に
   付加した高抵抗を介したキャリブレーション用の信号引
   き出し経路によってキャリブレーション手段の点におけ
   る被試験デバイスの入出力波形の観測を可能としたこと
   を特徴とする請求項１記載の半導体テストシステム。 ４、上記基準信号発生手段をキャリブレーション手段の
   外部に設け、さらに被試験デバイスのソケットの点から
   該基準信号を供給する手段を設けることにより、上記同
   様の機能を実現することを特徴とする請求項１または請
   求項２または請求項３記載の半導体テストシステム。 ５、上記ピンエレクトロニクス部の信号線に付加したキ
   ャリブレーション用の信号引き出し経路をピンエレクト
   ロニクス部に代えてパフォーマンスボード側に付加する
   ことにより、上記同様の機能を実現することを特徴とす
   る請求項４記載の半導体テストシステム。 ６、上記キャリブレーション手段を取除くと共に、それ
   に代えてピンエレクトロニクス部の信号を受けるための
   電圧比較手段とデータラッチ手段の代りにサンプラ手段
   と低速高精度波形計測手段を設けることにより、上記同
   様の機能を実現する他にピンエレクトロニクス部の点に
   おける被試験デバイスの入出力波形の観測を可能な構成
   としたことを特徴とする請求項４記載の半導体テストシ
   ステム。 ７、上記キャリブレーション手段の中に上記テスタコン
   トローラのバス制御手段を搭載し、かつテスタコントロ
   ーラがバス開放機能を持つことにより、キャリブレーシ
   ョンを実施する場合にテスタコントローラの介在をなく
   して処理の高速化を可能としたことを特徴とする請求項
   １から請求項５のいずれかに記載の半導体テストシステ
   ム。 ８、上記被試験デバイスがアナログ・ディジタル混在デ
   バイスである場合にアナログ／ディジタルの各信号がピ
   ンエレクトロニクス部のどのピンに割付けられても各々
   キャリブレーションを可能に構成した請求項１から請求
   項５のいずれかに記載の半導体テストシステム。 ９、上記被試験デバイスの任意のピンの動作状態におけ
   る波形観測を可能にしたことによりデバイスのデバッグ
   効率を向上させるようにしたことを特徴とする請求項１
   から請求項５のいずれかに記載の半導体テストシステム
   。 １０、半導体テストシステムにおけるキャリブレーショ
   ン対象の信号を低速に変換するサンプラ手段と、基準信
   号発生手段とを備えたキャリブレーション手段。 １１、半導体テストシステムにおけるキャリブレーショ
   ンもしくは波形観測を行なうための高抵抗を介して信号
   を引き出す経路を持ったピンエレクトロニクス。