JP7541785B2

JP7541785B2 - 電気信号サンプリング装置

Info

Publication number: JP7541785B2
Application number: JP2023542992A
Authority: JP
Inventors: 慧史; 悦王
Original assignee: 普源精電科技股▲ふん▼有限公司
Priority date: 2021-02-24
Filing date: 2022-02-23
Publication date: 2024-08-29
Anticipated expiration: 2042-02-23
Also published as: WO2022179521A1; CN113009201A; US20240230719A9; EP4266063A4; EP4266063A1; US12480977B2; JP2024501347A; CN113009201B; US20240133922A1; EP4266063B1

Description

本願は、２０２１年２月２４日に中国専利局に出願された、出願番号が２０２１１０２１００３５．８である中国特許出願の優先権を主張し、当該出願の全ての内容が引用により本願に組み込まれている。

本願の実施例は、電子回路の技術分野に関し、例えば電気信号サンプリング装置に関する。

特性インピーダンステスト（ＴｉｍｅＤｏｍａｉｎＲｅｆｌｅｃｔｏｍｅｔｒｙ、ＴＤＲ）及び時間領域伝送特性テスト（ＴｉｍｅＤｏｍａｉｎＴｒａｎｓｍｉｓｓｉｏｎ、ＴＤＴ）は信号完全性分析、ケーブル、プリント基板（ＰｒｉｎｔｅｄＣｉｒｃｕｉｔＢｏａｒｄ、ＰＣＢ）のテストなどのシーンに広く応用されており、最も常用されているＴＤＲテスト設備はサンプリングオシロスコープであり、サンプリングオシロスコープは非常に低いサンプリングレートで非常に高いサンプリング帯域幅を実現可能であるが、サンプリングオシロスコープは一般的に、コストが高く、繰り返し信号のテストにしか設定できない。

リアルタイムオシロスコープは被測信号をリアルタイムでテストすることができ、リアルタイムオシロスコープにＴＤＲ又はＴＤＴ機能を集積することで、ＴＤＲ又はＴＤＴのコストを効果的に削減することができる。時間分解能はＴＤＲの１つの重要な指標であり、周波数分解能はＴＤＴの１つの重要な指標であり、この２つの指標に影響する要素にはオシロスコープの帯域幅（Ｂａｎｄｗｉｄｔｈ、ＢＷ）、パルス信号源の立ち上がり時間Ｔｒがあり、帯域幅ＢＷが大きく、立ち上がり時間Ｔｒが小さいほど、ＴＤＲの時間分解能が高くなり、かつＴＤＴがＴＤＲの周波数領域変換であるため、ＴＤＲの時間分解能が高いほどＴＤＴの周波数分解能も高くなる。

ＴＤＲの時間分解能／ＴＤＴの周波数分解能を向上させる一般的な方法には、帯域幅を向上させるという方法、及びパルス信号源の信号立ち上がり時間を減少させるという方法がある。帯域幅を向上させるという方法について、リアルタイムオシロスコープのアナログ帯域幅が１０ＧＨｚに達すると、リアルタイムオシロスコープが応答可能な速いエッジの立ち上がり時間はＴ_Ｒ＝３５ピコ秒（ｐｉｃｏｓｅｃｏｎｄ、ｐｓ）で、信号が被測設備に送信されてから反射を経て送信点に戻るまでの時間が２Ｔであれば、２Ｔ＜Ｔ_Ｒで、Ｔ＜１７．５ｐｓであり、即ち、リアルタイムオシロスコープのアナログ帯域幅が１０ＧＨｚに向上すると、ＴＤＲの時間分解能は１７．５ｐｓに達することができ、パルス源信号の立ち上がり時間を減少させるという方法について、現在最も速いエッジの立ち上がり時間は３５ｐｓであり、即ち、リアルタイムオシロスコープによりテストされた速いエッジの立ち上がり時間Ｔ_測、パルス源信号の立ち上がり時間Ｔ_Ｓ及びオシロスコープが応答可能な速いエッジの立ち上がり時間Ｔ_{ｓｃｏｐｅ}の間の関係である式（１）から分かるように、パルス源信号の立ち上がり時間Ｔ_Ｓが、リアルタイムオシロスコープが応答可能な速いエッジの立ち上がり時間Ｔ_{ｓｃｏｐｅ}よりも遥かに小さい場合に限り、パルス源信号のエッジ速度を上げないと、ＴＤＲの時間分解能＆ＴＤＴの周波数分解能を効果的に上げることができないが、３５ｐｓよりも遥かに小さいパルス幅信号の設計はさらに困難である。

以上のことから、関連技術におけるＴＤＲ又はＴＤＴ機能を集積したリアルタイムオシロスコープの時間又は周波数分解能を向上させる方法は、実現コストが高く、かつ実現が複雑、困難である。

本願の実施例は、サンプリングオシロスコープと等価の効果を実現し、サンプリング帯域幅を増大させ、時間分解能を上げるための電気信号サンプリング装置を提供する。

本願の実施例は、
パルス信号を生成するように構成されるパルス信号源と、
前記パルス信号を２分割してファンアウトした後にテスト入力信号及びサンプリング入射信号を生成するように構成される結合器を介して前記パルス信号源に接続され、前記テスト入力信号が前記結合器から被測設備に入力された後に結合されてテスト出力信号を形成し、前記結合器から前記サンプリング入射信号及びテスト出力信号を採取するように構成される第１サンプリングモジュールと、
時間遅延を予め設定することでＮ個の励起信号を生成し、前記Ｎ個の励起信号は、前記パルス信号源を前記パルス信号の１周期においてＮ組のパルス信号を生成するように制御するために用いられ、又は、前記Ｎ個の励起信号は、前記サンプリング入射信号の１周期において前記第１サンプリングモジュールをＮ組のサンプリング入射信号を生成するように制御するために用いられ、そのうち、Ｎが１よりも大きい整数である信号遅延モジュールと、を備える電気信号サンプリング装置を提供する。

本願の実施例に係る１つの電気信号サンプリング装置の構造模式図である。本願の実施例に係る他の電気信号サンプリング装置の構造模式図である。本願の実施例に係る更なる電気信号サンプリング装置の構造模式図である。本願の実施例に係る１つのキャリチェーン方式を用いて時間遅延させる時間遅延回路の構造模式図である。本願の実施例に係る電気信号サンプリング装置の時間遅延サンプリングの波形模式図である。本願の実施例に係る電気信号サンプリング装置の時間遅延サンプリングの波形模式図である。本願の実施例に係る電気信号サンプリング装置の時間遅延サンプリングの波形模式図である。本願の実施例に係る電気信号サンプリング装置の時間遅延サンプリングの波形模式図である。本願の実施例に係る更なる電気信号サンプリング装置の構造模式図である。本願の実施例に係る更なる電気信号サンプリング装置の構造模式図である。

以下、図面を用いて本願の具体的な実施例について詳細に説明する。

なお、説明を容易にするために、図面に示しているのは、本願に関連する一部に過ぎず、全ての内容ではない。いくつかの例示的な実施例がフローチャートに図示される処理又は方法として説明されていることは、例示的な実施例についてより詳しく論じる前に言及しておくべきである。フローチャートにおいて各操作（又はステップ）が順序的な処理として説明されているが、その中の多くの操作が並行的、併発的又は同時に実施可能である。また、各操作の順序は新たにアレンジされてもよい。その操作が完了すると、前記処理が終了されてもよいが、図面に含まれていない付加ステップをさらに有してもよい。前記処理は方法、関数、規定、サブルーチン、及びサブプログラムなどに対応することができる。

図１は、本願の実施例に係る１つの電気信号サンプリング装置の構造模式図であり、本実施例は、ＴＤＲ又はＴＤＴ機能を集積したリアルタイムオシロスコープの時間分解能又は周波数分解能を向上させる場合に適用できる。

当該電気信号サンプリング装置１００の構造は、
パルス信号を生成するように構成されるパルス信号源１１０と、
前記パルス信号を２分割してファンアウトした後にテスト入力信号及びサンプリング入射信号を生成するように構成される結合器１２０を介して前記パルス信号源１１０に接続され、前記テスト入力信号が前記結合器１２０から被測設備１５０に入力された後に結合されてテスト出力信号を形成し、前記結合器１２０から前記サンプリング入射信号及びテスト出力信号を採取するように構成される第１サンプリングモジュール１３０と、
時間遅延を予め設定することでＮ個の励起信号を生成し、前記Ｎ個の励起信号は、パルス信号源１１０を前記パルス信号の１周期においてＮ組のパルス信号を生成するように制御するために用いられ、又は、前記Ｎ個の励起信号は、前記サンプリング入射信号の１周期において前記第１サンプリングモジュールをＮ組のサンプリング入射信号を生成するように制御するために用いられ、そのうち、Ｎが１よりも大きい整数である信号遅延モジュール１４０と、を備える。

そのうち、パルス信号源１１０は、電気信号サンプリング装置１００の入射信号源として、パルス信号を生成するように構成され、当該パルス信号は、速い立ち上がりエッジを有し、即ち、信号のエッジの立ち上がり時間が非常に短く、例示的に、パルス信号のエッジの立ち上がり時間が約３５ピコ秒である。

好ましくは、パルス信号源１１０は、コンパレータ又は整形回路を用いて実現する高速パルス源であってもよい。

図１を引き続き参照し、結合器１２０が電気信号サンプリング装置１００に外付け可能であり、結合器１２０は、パルス信号を２分割してファンアウトした後、一方を被測設備１５０のテスト入力信号として、他方をサンプリング入射信号として第１サンプリングモジュール１３０に接続する。

上記実施例において、結合器１２０が電気信号サンプリング装置１００の外部に置かれているため、信号の伝送はいずれも電気信号サンプリング装置１００及び外部の結合器１２０を介して交互に完成することが理解できる。

図２は、本願の実施例に係る１つの電気信号サンプリング装置の構造模式図であり、図２を参照すると、前記結合器１２０は電気信号サンプリング装置１００の内部に置かれているため、信号の伝送はいずれも電気信号サンプリング装置１００の内部で完成する。

結合器１２０が電気信号サンプリング装置１００の内部に置かれると、電気信号サンプリング装置１００のサンプリングチャネルに追加、切り替えが必要とされるか、又は電気信号サンプリング装置１００が時間領域反射測定器（ＴＤＲ計）として固定されて、本願の実施例に係る電気信号サンプリング装置がＴＤＲ／ＴＤＴ機能を行って使用されることが実現できず、同時に、操作が煩わしく、結合器１２０が電気信号サンプリング装置１００の外部に置かれた方が柔軟であることが理解できる。

上記実施例を踏まえ、前記結合器１２０は、パワー分配器、方向性結合器、定在波比ブリッジ、又は演算増幅器のうちの１種類であってもよい。

第１サンプリングモジュール１３０は電気信号サンプリング装置１００のアナログ信号サンプリングチャネルであり、第１サンプリングモジュール１３０はパルス信号源１１０のサンプリング入射信号及び被測設備１５０のテスト出力信号を採取するように構成される。

第１サンプリングモジュール１３０は当業者が同時に採取された波形信号に対して分析することを容易にするために、採取したサンプリング入射信号及びテスト出力信号が重畳された後に得られた信号波形を時間領域ディスプレイに表示させるように構成されることが理解できる。第１サンプリングモジュール１３０のサンプリングは、電気信号サンプリング装置１００の制御を受けるとともに、信号遅延モジュール１４０のサンプリングクロックの位相関係に基づいてサンプリングを行う。

信号遅延モジュール１４０は、時間遅延を予め設定することでＮ個の励起信号を生成し、Ｎ個の励起信号は、パルス信号源１１０に対する制御のため、即ちパルス信号源１１０を前記パルス信号の１周期においてＮ組のパルス信号を生成するように制御するために用いられ、又は、Ｎ個の励起信号は、第１サンプリングモジュール１３０に対するサンプリング制御のため、即ち前記サンプリング入射信号の１周期において前記第１サンプリングモジュール１３０をＮ組のサンプリング入射信号を生成するように制御するために用いられ、信号遅延モジュール１４０は、時間遅延を予め設定してＮ個の励起信号を生成することでサンプリングオシロスコープと等価の効果を実現し、ひいては、ＴＤＲ測定の時間分解能又はＴＤＴ測定の周波数分解能を向上させる。

なお、上記実施例を踏まえ、前記電気信号サンプリング装置１００はリアルタイムオシロスコープであってもよい。被測設備１５０は、配線板などの、インピーダンステストを行う必要がある素子であってもよく、本実施例は、これについて限定しない。

本願の実施例に係る技術案において、当該電気信号サンプリング装置１００は、パルス信号を生成するように構成されるパルス信号源１１０と、前記パルス信号を２分割してファンアウトした後にテスト入力信号及びサンプリング入射信号を生成するように構成される前記結合器１２０を介して前記パルス信号源１１０に接続され、前記テスト入力信号が前記結合器１２０から被測設備１５０に入力された後に結合されてテスト出力信号を形成し、そして、テスト出力信号が被測設備１５０から前記結合器１２０に伝送され、前記結合器１２０から前記サンプリング入射信号及びテスト出力信号を採取するように構成される第１サンプリングモジュール１３０と、時間遅延を予め設定することでＮ個の励起信号を生成し、前記Ｎ個の励起信号は、パルス信号源１１０を前記パルス信号の１周期においてＮ組のパルス信号を生成するように制御するために用いられ、又は、前記Ｎ個の励起信号は、前記サンプリング入射信号の１周期において前記第１サンプリングモジュールをＮ組のサンプリング入射信号を生成するように制御するために用いられ、そのうち、Ｎが１よりも大きい整数である信号遅延モジュール１４０と、を備える。関連技術におけるＴＤＲの時間分解能の向上が技術改善に依存するという問題を解決し、サンプリングオシロスコープと等価の効果を実現し、サンプリング帯域幅を増大させ、時間分解能を向上させた。

図３は、本願の実施例に係る１つの電気信号サンプリング装置の構造模式図であり、図３を参照し、上記実施例を踏まえ、前記信号遅延モジュール１４０は、サンプリングクロック信号を生成するように構成されるサンプリングクロックユニット１４２と、前記サンプリングクロック信号を、時間遅延を予め設定することでＮ個の励起信号を生成するように構成される時間遅延回路１４１と、を備える。

図３を引き続き参照し、上記実施例を踏まえ、前記パルス信号源１１０は前記時間遅延回路１４１につながり、前記時間遅延回路１４１は前記サンプリングクロックユニット１４２につながり、前記サンプリングクロックユニット１４２は前記第１サンプリングモジュール１３０につながる。

そのうち、前記サンプリングクロックユニット１４２は、電気信号サンプリング装置１００のパルス信号源１１０及び第１サンプリングモジュール１３０にクロック源を提供し、即ちサンプリングクロック信号を生成し、かつパルス信号源１１０及び第１サンプリングモジュール１３０が固定の位相関係又は接続関係を有するように保証して、パルス信号源１１０がパルス信号を生成する周波数及び位相をサンプリングクロック信号に同期させるように構成される。

サンプリングクロックユニット１４２が生成するのは、２つの時間遅延、位相、幅値が完全に同じである２本のクロック信号、即ち２本の時間遅延、位相、幅値が完全に同じであるサンプリングクロック信号であり、それぞれが時間遅延回路１４１及び第１サンプリングモジュール１３０に出力されることが理解できる。

例示的に、サンプリングクロックユニット１４２は位相同期ループ回路を用いてもよいし、その他の関連案における２本を同期して出力し、クロック源を同期させることができるモジュールを用いてもよく、本実施例はサンプリングクロックユニット１４２の実現方式について何ら限定しない。

時間遅延回路１４１は、励起信号及びサンプリングクロック信号が一定の位相関係を有する高速パルス信号になるように、サンプリングクロック信号に対してΔｔの遅延の決定を行い、即ち時間遅延を予め設定して、Δｔ順次時間遅延する複数の励起信号を生成するように構成される。

時間遅延回路１４１の実現方式によって、それが向上させる時間分解能の大きさも異なることを決めたことが理解できる。

図３を引き続き参照し、上記実施例を踏まえ、時間遅延回路１４１は、キャリチェーン、時間遅延チップ、フィールドプログラマブルゲートアレイ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ、ＦＰＧＡ）の時間遅延ユニット又は移相器のうちの１種類であってもよい。

例示的に、時間遅延回路１４１は、ＲＣ回路により時間遅延を行い、即ち抵抗器Ｒ又はコンデンサＣの調節により異なる時間遅延を実現可能であり、ひいては、１００フェムト秒（ｆｅｍｔｏｓｅｃｏｎｄ、ｆｓ）レベルの時間遅延を実現可能であり、時間遅延回路１４１は時間遅延チップによっても実現可能であり、関連技術の時間遅延チップが、ステップが最小で２ｐｓである時間遅延を実現可能であり、時間遅延回路１４１はさらに、ＦＰＧＡの時間遅延ユニットを用いて実現可能であり、その時間遅延ユニットの最小時間遅延ステップが３０ｐｓであり、時間遅延回路１４１はさらに、キャリチェーンを用いて時間遅延を実現可能であり、実現可能な最小遅延時間が１０ｐｓである。時間遅延回路１４１はさらに、移相器を用いて実現可能である。上記実施例を踏まえ、時間遅延回路１４１の実現方式によって、対応する時間遅延の時間も異なるため、向上可能な等価サンプリングレートも異なり、向上させるＴＤＲの時間分解能＆ＴＤＴの周波数分解能も異なり、本実施例は時間遅延回路１４１の実現方式について何ら限定しない。

例示的に、時間遅延回路１４１がキャリチェーンを用いて実現されることを例にとると、キャリチェーン（Ｃａｒｒｙｃｈａｉｎ）はＦＰＧＡ内で高速演算を実現するためのユニットであり、その時間遅延量は非常に小さく、一般的に１０ｐｓ程度まで可能であり、即ち入力されたステップ信号が１段のキャリチェーンを経て、１０ｐｓ程度時間遅延されることができる。したがって、キャリチェーンは、より大きな時間遅延を実現するためにカスケード接続することができる。

図４は本願の実施例に係る１つの、キャリチェーン方式を用いて時間遅延させる時間遅延回路の構造模式図であり、図４を参照し、１つのＦＰＧＡデバイス内にはキャリチェーン１、キャリチェーン２……キャリチェーンＮという計Ｎ段のキャリチェーンが備えられ、各段のキャリチェーンの出力はタップを介してＦＰＧＡデバイスの出力端に接続することができ、各段のタップに対応する時間遅延は異なり、異なる時間遅延を選択して出力するように、すべてのタップがスイッチを使用して選択可能で、１つのステップ信号を入力し、図示されたキャリチェーンの時間遅延を経て出力し、各キャリチェーンの出力がΔｔ順次時間遅延され、そのうち、Δｔの大きさはＦＰＧＡデバイスにより決められ、スイッチにより異なるタップを対応して選択し、ひいては、入力されたステップ信号への精細な時間遅延調節を実現する。

例示的に、図５から図８は本願の実施例に係る電気信号サンプリング装置の時間遅延サンプリングの模式図であり、なお、図面におけるＴｐは１回のサンプリングの持続時間、即ち１回に多くのサンプリングポイントをサンプリングする時間を表し、ＣＬＫはサンプリングクロック信号であり、Ｔｃｌｋはサンプリングクロック信号の周期である。図５から図８を参照し、本実施例において、パルス信号の１周期がｔであり、時間遅延回路が時間遅延可能な最小ステップがΔｔ_０であり、時間遅延回路の実際の遅延の時間がΔｔであり、かつΔｔ＞Δｔ_０であると仮定し、サンプリングクロック信号とパルス信号とが同期している場合、電気信号サンプリング装置１００がサンプリングクロック信号の立ち上がりエッジに基づいて、第１サンプリングモジュール１３０に入力されたパルス信号に対して１回目のサンプリングを行うと、図５に示すようなパルス信号の黒色の塗りつぶしのサンプリングポイントがサンプリングクロック信号の立ち上がりエッジでサンプリングされ、その後、時間遅延回路がサンプリングクロック信号に対してΔｔの時間の遅延を行った後、電気信号サンプリング装置１００が引き続きサンプリングクロック信号の立ち上がりエッジに基づいて、第１サンプリングモジュール１３０に入力されたパルス信号に対して２回目のサンプリングを行うと、図６に示すようなパルス信号の黒色の塗りつぶしなしのサンプリングポイントがサンプリングクロック信号の立ち上がりエッジでサンプリングされ、そして、時間遅延回路がサンプリングクロック信号に対して２＊Δｔの時間の遅延を行った後、電気信号サンプリング装置１００がサンプリングクロック信号の立ち上がりエッジに基づいて、第１サンプリングモジュール１３０に入力されたパルス信号に対して３回目のサンプリングを行うと、図７に示すようなパルス信号の黒色菱形サンプリングポイントがサンプリングクロック信号の立ち上がりエッジでサンプリングされる。

以上から、サンプリングされた波形及びサンプリングクロック信号は固定の位相関係を有するものであるため、この固定の位相関係により、アルゴリズムを利用してこの３回のサンプリング点を位相関係に従って順次並べれば、図８に示すような高サンプリングレートで採取された波形を得ることができる。これから分かるように、パルス信号の元の１つのサンプリング周期はｔであり、サンプリングレートは１／ｔであることがわかる。それであれば、上記のパルス信号を遅延させる方法を経て、サンプリング周期は元のｔからΔｔに変わり（即ち３＊Δｔ＝ｔ）、対応するサンプリングレートは３／ｔに変わり、サンプリングレートが３倍に向上すると、この時の時間分解能がΔｔに達する。したがって、時間遅延回路１４１の最小時間遅延ステップが小さいほど、電気信号サンプリング装置１００の時間分解能が高くなるため、従来のＦＰＧＡのキャリチェーンを用いれば、時間分解能を１０ｐｓに向上させることができる。

図９は本願の実施例に係る１つの電気信号サンプリング装置の構造模式図であり、図９を参照し、上記実施例を踏まえ、前記パルス信号源１１０は前記サンプリングクロックユニット１４２につながり、前記時間遅延回路１４１は前記サンプリングクロックユニット１４２につながり、前記時間遅延回路１４１は前記第１サンプリングモジュール１３０につながる。

本実施例において、電気信号サンプリング装置１００が前記サンプリング入射信号の１周期において前記第１サンプリングモジュール１３０をＮ組のサンプリング入射信号を生成するように制御することで実現する、ＴＤＲ＆ＴＤＴ時間分解能の向上は、パルス信号源を前記パルス信号の１周期においてＮ組のパルス信号を生成するように制御することに用いられる原理と同じであり、ここではこれ以上説明しない。

例示的に、１回目はクロックの立ち上がりエッジでサンプリング入射信号に対して１回のサンプリングを行い、２回目はクロック信号をΔｔ時間遅延させた後、サンプリングクロック信号を使用してもう一回サンプリング入射信号に対してサンプリングを行い、３回目はクロック信号を２＊Δｔ時間遅延させた後、サンプリングクロック信号を使用してもう一回サンプリング入射信号に対してサンプリングを行う。この３回の時間遅延は固定して決定された位相関係を有するため、アルゴリズムを用いてこの３回のサンプリングされたデータをインターリーブして結合した後、高サンプリングレートの波形信号を得ることができ、これにより、等価サンプリングレートを向上させるという目的、及び時間分解能を向上させるという目的を達成する。

上記実施例を踏まえ、時間遅延回路１４１は、キャリチェーン、アナログデジタル変換チップ、位相同期ループ、又は時間遅延チップのうちの１種類であってもよい。

そのうち、時間遅延回路１４１は、デジタルアナログ変換チップが所持する時間遅延調節機能を用いており、その最小時間遅延時間が約ｆｓレベルにあるため、デジタルアナログ変換チップによっても時間分解能をよりよく上げることができる。

上記実施例を踏まえ、時間遅延回路１４１は、移相器、位相同期ループ、又は時間遅延チップのうちの１種類により実現されてもよい。

図１０は本願の実施例に係る１つの電気信号サンプリング装置の構造模式図であり、図１０を参照し、上記実施例を踏まえ、前記電気信号サンプリング装置１００は、前記被測設備１５０の信号出力端につながり、前記被測設備１５０の第２テスト出力信号を採取し、第２サンプリング信号を出力するように構成される第２サンプリングモジュール１６０をさらに備える。

そのうち、第２サンプリングモジュール１６０は電気信号サンプリング装置１００のアナログ信号サンプリングチャネルであり、第２サンプリングモジュール１６０は被測設備１５０の第２テスト出力信号を採取するように構成され、第２テスト出力信号に関しては、被測設備１５０がテスト入力信号を受信した後、被測設備１５０から直接第２テスト出力信号を出力する。

第２サンプリング信号は即ち、第２サンプリングモジュール１６０が第２テスト出力信号に対してサンプリングを行った後に得られた信号である。

図１に係る電気信号サンプリング装置１００は、前記結合器１２０が前記電気信号サンプリング装置１００の外部に置かれている場合であり、本願の実施例に開示されている電気信号サンプリング装置１００に第２サンプリングモジュール１６０がさらに備えられている場合は同様に、図２に示すような結合器１２０が前記電気信号サンプリング装置１００の内部に置かれている場合に適用していることが理解でき、本願の実施例は、これについて説明を省略する。

上記実施例を踏まえ、図３及び１０に示す電気信号サンプリング装置の構造模式図を引き続き参照し、電気信号サンプリング装置にＴＤＴ機能が集積され、即ち第２サンプリングモジュール１６０が備えられている場合、示された第２サンプリングモジュール１６０は、それぞれ被測設備１５０及び信号遅延モジュール１４０につながっている。

対応して、前記信号遅延モジュール１４０は、サンプリングクロックユニット及び時間遅延回路を備え、上記実施例を踏まえ、前記パルス信号源は前記時間遅延回路につながり、前記時間遅延回路は前記サンプリングクロックユニットにつながり、前記サンプリングクロックユニットは前記第２サンプリングモジュールにつながる。このとき、Ｎ個の励起信号が、前記パルス信号源を前記パルス信号の１周期においてＮ組のパルス信号を生成するように制御するために用いられることに対応すると、前記サンプリングクロックユニットは、電気信号サンプリング装置１００のパルス信号源１１０及び第２サンプリングモジュール１６０にクロック源を提供し、即ちサンプリングクロック信号を生成し、かつパルス信号源１１０及び第２サンプリングモジュール１６０が固定の位相関係又は接続関係を有するように保証して、パルス信号源１１０がパルス信号を生成する周波数及び位相をサンプリングクロック信号の生成に同期させるように構成される。時間遅延回路の動作原理は、上述実施例と同じであり、ここでは説明しない。

上記実施例を踏まえ、前記パルス信号源は前記サンプリングクロックユニットにつながり、前記時間遅延回路は前記サンプリングクロックユニットにつながり、前記時間遅延回路は前記第２サンプリングモジュールにつながる。このとき、前記Ｎ個の励起信号が、前記第２テスト出力信号の１周期において前記第２サンプリングモジュールをＮ組の第２サンプリング信号を生成するように制御するために用いられることに対応すると、電気信号サンプリング装置１００が前記サンプリング入射信号の１周期において前記第１サンプリングモジュール１３０をＮ組のサンプリング入射信号を生成するように制御することで実現する、ＴＤＲ＆ＴＤＴ時間分解能の向上の原理と同じであり、ここでは説明しない。

本願の実施例に係るＴＤＲ／ＴＤＴ機能を集積した電気信号サンプリング装置に巧妙な回路構造が用いられ、パルス信号源に対する時間遅延の制御、あるいはサンプリングクロックに対する制御によりサンプリングオシロスコープと等価の効果を実現し、大きなオシロスコープのアナログ帯域幅及び超高速エッジ信号の難題を克服し、等価サンプリングレートを向上させ、より大きなシステム帯域幅を実現し、ＴＤＲ及びＴＤＴの時間分解能を向上させるという目的が手軽で簡単に実現される。

（付記）
（付記１）
パルス信号を生成するように構成されるパルス信号源と、
前記パルス信号を２分割してファンアウトした後にテスト入力信号及びサンプリング入射信号を生成するように構成される結合器を介して前記パルス信号源に接続され、前記テスト入力信号が前記結合器から被測設備に入力された後に結合されてテスト出力信号を形成し、前記テスト出力信号が前記被測設備から前記結合器に伝送され、前記結合器から前記サンプリング入射信号及びテスト出力信号を採取するように構成される、第１サンプリングモジュールと、
時間遅延を予め設定することでＮ個の励起信号を生成し、前記Ｎ個の励起信号は、前記パルス信号源を前記パルス信号の１周期においてＮ組のパルス信号を生成するように制御するために用いられ、又は、前記Ｎ個の励起信号は、前記サンプリング入射信号の１周期において前記第１サンプリングモジュールをＮ組のサンプリング入射信号を生成するように制御するために用いられ、Ｎが１よりも大きい整数である信号遅延モジュールと、を備える、
電気信号サンプリング装置。

（付記２）
前記信号遅延モジュールは、
サンプリングクロック信号を生成するように構成されるサンプリングクロックユニットと、
前記サンプリングクロック信号を、時間遅延を予め設定することでＮ個の励起信号を生成するように構成される時間遅延回路と、を備える、
付記１に記載の電気信号サンプリング装置。

（付記３）
前記パルス信号源は前記時間遅延回路につながり、
前記時間遅延回路は前記サンプリングクロックユニットにつながり、
前記サンプリングクロックユニットは前記第１サンプリングモジュールにつながる、
付記２に記載の電気信号サンプリング装置。

（付記４）
前記時間遅延回路は、キャリチェーン、時間遅延チップ、フィールドプログラマブルゲートアレイＦＰＧＡの時間遅延ユニット又は移相器のうちの１種類である、
付記３に記載の電気信号サンプリング装置。

（付記５）
前記パルス信号源は前記サンプリングクロックユニットにつながり、
前記時間遅延回路は前記サンプリングクロックユニットにつながり、
前記時間遅延回路は前記第１サンプリングモジュールにつながる、
付記２に記載の電気信号サンプリング装置。

（付記６）
前記時間遅延回路はキャリチェーン、アナログデジタル変換チップ、位相同期ループ、又は時間遅延チップのうちの１種類である、
付記５に記載の電気信号サンプリング装置。

（付記７）
前記被測設備の信号出力端につながり、前記被測設備の第２テスト出力信号を採取し、第２サンプリング信号を出力するように構成される第２サンプリングモジュールをさらに備える、
付記２に記載の電気信号サンプリング装置。

（付記８）
前記パルス信号源は前記時間遅延回路につながり、
前記時間遅延回路は前記サンプリングクロックユニットにつながり、
前記サンプリングクロックユニットは前記第２サンプリングモジュールにつながる、
付記７に記載の電気信号サンプリング装置。

（付記９）
前記パルス信号源は前記サンプリングクロックユニットにつながり、
前記時間遅延回路は前記サンプリングクロックユニットにつながり、
前記時間遅延回路は前記第２サンプリングモジュールにつながる、
付記７に記載の電気信号サンプリング装置。

（付記１０）
リアルタイムオシロスコープである、
付記１に記載の電気信号サンプリング装置。

Claims

パルス信号を生成するように構成されるパルス信号源と、
前記パルス信号を２分割してファンアウトした後にテスト入力信号及びサンプリング入射信号を生成するように構成される結合器を介して前記パルス信号源に接続され、前記テスト入力信号が前記結合器から被測設備に入力された後に反射されてテスト出力信号を形成し、前記テスト出力信号が前記被測設備から前記結合器に伝送され、前記結合器から前記サンプリング入射信号及びテスト出力信号が重畳された信号を採取するように構成される、第１サンプリングモジュールと、
時間遅延を予め設定することでＮ個の励起信号を生成し、前記Ｎ個の励起信号は、前記パルス信号源を前記パルス信号の１周期においてＮ組のパルス信号を生成するように制御するために用いられ、Ｎが１よりも大きい整数である信号遅延モジュールと、を備え、
前記信号遅延モジュールは、
サンプリングクロック信号を生成し、かつ前記パルス信号源及び前記第１サンプリングモジュールが固定の位相関係又は接続関係を有するように保証して、前記パルス信号源がパルス信号を生成する周波数及び位相を前記サンプリングクロック信号に同期させるように構成されるサンプリングクロックユニットと、
前記サンプリングクロック信号を、時間遅延を予め設定することでＮ個の励起信号を生成するように構成される時間遅延回路と、を備える、
電気信号サンプリング装置。
前記Ｎ個の励起信号が、前記パルス信号源を前記パルス信号の１周期においてＮ組のパルス信号を生成するように制御するために用いられる場合、
前記パルス信号源は前記時間遅延回路につながり、
前記時間遅延回路は前記サンプリングクロックユニットにつながり、
前記サンプリングクロックユニットは前記第１サンプリングモジュールにつながる、
請求項１に記載の電気信号サンプリング装置。
前記時間遅延回路は、キャリチェーン、時間遅延チップ、フィールドプログラマブルゲートアレイＦＰＧＡの時間遅延ユニット又は移相器のうちの１種類である、
請求項２に記載の電気信号サンプリング装置。
前記被測設備の信号出力端につながり、前記被測設備の第２テスト出力信号を採取し、第２サンプリング信号を出力するように構成される第２サンプリングモジュールをさらに備える、
請求項１に記載の電気信号サンプリング装置。
前記パルス信号源は前記時間遅延回路につながり、
前記時間遅延回路は前記サンプリングクロックユニットにつながり、
前記サンプリングクロックユニットは前記第２サンプリングモジュールにつながる、
請求項４に記載の電気信号サンプリング装置。
リアルタイムオシロスコープである、
請求項１に記載の電気信号サンプリング装置。