JPWO2008044670A1 - キャリブレーション装置、コンタクト判定方法及び半導体試験装置 - Google Patents
キャリブレーション装置、コンタクト判定方法及び半導体試験装置 Download PDFInfo
- Publication number
- JPWO2008044670A1 JPWO2008044670A1 JP2008538723A JP2008538723A JPWO2008044670A1 JP WO2008044670 A1 JPWO2008044670 A1 JP WO2008044670A1 JP 2008538723 A JP2008538723 A JP 2008538723A JP 2008538723 A JP2008538723 A JP 2008538723A JP WO2008044670 A1 JPWO2008044670 A1 JP WO2008044670A1
- Authority
- JP
- Japan
- Prior art keywords
- calibration
- probe
- comparator
- contact
- driver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
- G01R31/3191—Calibration
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
- G01R31/2891—Features relating to contacting the IC under test, e.g. probe heads; chucks related to sensing or controlling of force, position, temperature
Abstract
Description
従来のキャリブレーション方法は、デバイス試験用のコンパレータとは別に、キャリブレーション用のコンパレータを用意し、試験用の複数のドライバを順次接続して、それら試験用ドライバのキャリブレーションを行っていた。また、デバイス試験用のドライバとは別に、キャリブレーション用のドライバを用意し、試験用の複数のコンパレータを順次接続して、それら試験用コンパレータのキャリブレーションを行っていた。
テスタ本体10は、ドライバ群DR1〜DRnとコンパレータ群CP1〜CPnとにより構成されるピンエレクトロニクス11を備えている。
ドライバDR1〜DRnは、入力されるクロック信号に同期した信号を被測定デバイス(図示せず)に印加する。コンパレータCP1〜CPnは、印加された信号に対応して被測定デバイスから出力された信号とストローブ信号とを対比させて、その出力信号の論理を判定する。
キャリブレーションとは、ピンエレクトロニクス11における各ピンごとのドライバDR1〜DRnやコンパレータCP1〜CPnのスキューを合わせることをいう。
まず、1ピンのドライバDR1のスキューを合わせる。この場合、図13に示すように、キャリブレーションモジュール22において、コンパレータCPx側のスイッチSW2がON、ドライバDRx側のスイッチSW1がOFFにされ、ピンエレクトロニクス11のドライバDR1から出力された信号が、パフォーマンスボード30を介して、キャリブレーションモジュール22のコンパレータCPxへ送られる。
このコンパレータCPxにおいては、図14に示すように、信号の立ち上がり(又は立ち下がり)の位置が検出され、ドライバDR1のスキューが合わせられる。
この場合、図15に示すように、キャリブレーションモジュール22において、コンパレータCPx側のスイッチSW2がOFF、ドライバDRx側のスイッチSW1がONにされ、このキャリブレーションモジュール22のドライバDRxから出力された信号が、パフォーマンスボード30を介して、ピンエレクトロニクス11のコンパレータCP1へ送られる。
このコンパレータCP1においては、図16に示すように、信号の立ち上がり(又は立ち下がり)の位置が検出され、コンパレータCP1のスキューが合わせられる。
このようにドライバDR1とコンパレータCP1のスキューがそれぞれ合わせられると、続いて、各ピンごとに、ドライバDR2〜DRnとコンパレータCP2〜CPnのスキューが合わせられる。
このことを確認するために、従来は、図17に示すように、キャリブレーションモジュール22の代わりに、TDR機能を有したサンプリングオシロスコープ100をプローブ21の末端に接続し、TDR波形を画面表示して観測していた(例えば、特開2002−228720号公報、特開2001−183419号公報参照)。
さらに、近年の半導体試験装置では、試験が必要なピンの数が数十から数百にも及ぶため高速化が課題となるが、上記従来技術のオシロスコープでは波形全体を取得した上でこの解析を行っており、スピードが遅くなることから、多ピン測定には向かないという問題があった。
しかも、本発明ではコンパレータにおいて反射波のエッジの位置のみを検出するものであって、従来技術のオシロスコープのように波形全体を取り込むようなことはしない。このため、本発明は、プローブコンタクトの良否判定に要する時間を短縮でき、多ピン測定にも好適となる。
キャリブレーション装置をこのような構成とすると、サンプラを使用することでコンパレータの帯域が等価的に広がるため、ドライバにおける出力波形タイミングとコンパレータにおける反射波形タイミングとを高精度に計測できる。
さらに、本発明のキャリブレーション装置は、判定手段が、コンパレータが反射波を入力したタイミングにもとづいて、パフォーマンスボードから先の経路における異常発生の有無を判定する構成とすることができる。
このように、本発明は、コンタクト判定方法としても実現できる。
しかも、オシロスコープを接続することなく、既存のキャリブレーションモジュールにおける各スイッチの切り換えによってプローブコンタクトの良否判定が行えるため、簡易な操作を実現できる。
さらに、キャリブレーションモジュールの各スイッチをいずれもONにすることで、ドライバからの出力信号を反射波としてコンパレータで入力し、この入力タイミングにもとづいてプローブコンタクトの良否判定を行う構成としたため、簡易な回路構成で、容易な作業内容により、確実にその判定を行うことができる。
また、キャリブレーションモジュールのコンパレータにおける反射波の入力タイミングにもとづいて、信号経路上に発生した異常の発生箇所を特定できる。
[キャリブレーション装置及び半導体試験装置]
まず、本発明のキャリブレーション装置及び半導体試験装置の実施形態について、図1を参照して説明する。
同図は、本実施形態の半導体試験装置の構成を示す概略図である。
同図に示すように、半導体試験装置1は、テスタ本体(テストヘッド)10と、キャリブレーションロボット20と、パフォーマンスボード30と、ワークステーション40とを備えている。
このテスタ本体10は、同図に示すように、ピンエレクトロニクス11と、テスタ制御部12と、タイミング発生器13と、パターン発生器14と、データセレクタ15と、フォーマット制御部16と、キャリブレーションコントローラ17とを有している。
このピンエレクトロニクス11は、ドライバ群DR1〜DRn及びコンパレータ群CP1〜CPnを有している。なお、ドライバ群DR1〜DRn及びコンパレータ群CP1〜CPnとパフォーマンスボード30との間には、通常、コネクタ、ケーブル、リレーなどが接続されているが、本発明とは直接関係するものではないため、それらの説明及び図示は省略する。
タイミング発生器13は、試験動作の基本周期を設定するとともに、この設定した基本周期内に含まれる各種のタイミングエッジを生成する。
データセレクタ15は、パターン発生器から出力される各種のパターンデータと、これを入力する被測定デバイスの各ピンとを対応させる。
フォーマット制御部16は、パターン発生器14によって発生してデータセレクタ15によって選択されたパターンデータと、タイミング発生器13によって生成されたタイミングエッジにもとづいて、被測定デバイスに対する波形制御を行う。
このキャリブレーションコントローラ17で行われる種々の判定には、(1)プローブコンタクトの良否判定、(2)キャリブレーションモジュール22のドライバDRxとプローブ21との間の経路異常の判定、(3)パフォーマンスボード30からテスタ本体10のコンパレータCP1〜CPnまでの経路における異常の判定、などが行われる。なお、これら判定の内容については後に詳述する。
また、キャリブレーションコントローラ17は、図1においてはテスタ本体10に備える構成としたが、テスタ本体10に限るものではなく、ワークステーション40又はキャリブレーションロボット20に備えることもできる。
プローブ21は、キャリブレーションロボット20がX−Y−Z方向に移動することにより、パフォーマンスボード30上の所定の位置に誘導され、所望のピンにコンタクトされる。
ドライバDRxは、ドライバ側スイッチSW1(第一スイッチ)が接続側(ON)に切り換えられることで、プローブ21に向けて試験信号を出力する。
コンパレータCPxは、コンパレータ側スイッチSW2(第二スイッチ)が接続側(ON)に切り換えられることで、プローブ21を介して送られてきた反射波を入力し、クロックと比較して、判定信号を出力する。
なお、このキャリブレーションロボット20とキャリブレーションコントローラ17とを合わせて「キャリブレーション装置」という。
なお、図1においては、キャリブレーションコントローラ17をテスタ本体10に設けたが、キャリブレーションコントローラ17は、テスタ本体10ではなくワークステーション40に設けることもできる。
図2は、プローブが正しくコンタクトしていないときの試験信号の経路を示す回路図、図3は、ドライバからの出力波形を示す波形図、図4は、図2に示した場合の反射波の波形を示す波形図、図5は、プローブが正しくコンタクトしているときの試験信号の経路を示す回路図、図6は、図5に示した場合の反射波の波形を示す波形図を示す。
キャリブレーションロボット20のキャリブレーションモジュール22においては、図2に示すように、ドライバ側スイッチSW1とコンパレータ側スイッチSW2の双方をON(接続側)にする。これは、テスタ本体10のドライバDR1〜DRnやコンパレータCP1〜CPnのキャリブレーションを行う際に、ドライバ側スイッチSW1又はコンパレータ側スイッチSW2の一方をON、他方をOFFとするのと相違する。
このようにドライバ側スイッチSW1とコンパレータ側スイッチSW2の双方をONとすることで、ドライバDRxの出力をコンパレータCPxの入力に戻す構成とすることができる。このため、ドライバDRxからパルスを出力すると、コンパレータCPxでは、反射波形が観測される。
ドライバDRxからは、図3に示すように、周期T1で検査信号が出力される。
なお、検査信号のパルス幅をT2としたときのT1−T2の時間は、L2(キャリブレーションモジュール22からピンエレクトロニクス11までの長さ、図5参照)によって決まる反射波形の入力タイミングTf1(図6参照)と1発目の検査信号が出力されたタイミング(立ち下がりのタイミング)Tf0との時間間隔(T4)よりも長くなるようにする。もし、T1−T2がT4よりも短い時間とすると、検査信号と反射波との区別がつきにくくなるからである。
この場合の検査信号は、図2に示すように、ドライバDRxから出力されると、プローブ21の先端で反射して、コンパレータCPxの入力に戻ってくる。図4に示すように、そのドライバDRxの出力からコンパレータCPxの反射波の入力までの時間をT3とすると、このT3は、図2に示すように、キャリブレーションモジュール22からプローブ21の先端までの長さL1によって決まる。
この場合の検査信号は、図5に示すように、ドライバDRxから出力されると、プローブ21やパフォーマンスボード30を介してピンエレクトロニクス11のコンパレータCPに達し、ここで反射して、キャリブレーションモジュール22のコンパレータCPxの入力に戻ってくる。
図6に示すように、そのドライバDRxの出力からコンパレータCPxの反射波の入力までの時間をT4とすると、T4は、キャリブレーションモジュール22からピンエレクトロニクス11までの長さL2によって決まる(図5参照)。
なお、図4又は図6に示す波形は、簡略化して表したものである。実際には反射を複数回繰り返しそれらが合成されるため、もう少し複雑な波形となる。
プローブ21がパフォーマンスボード30に正しくコンタクトしているか否かの判定は、次のように行われる。
(1)T4−T3が、L2−L1から算出される時間差であること
(2)立ち下がり時間Tf1が、ドライバDRxの出力の立ち下がり時間Tf0と経路の帯域から算出される立ち下がり時間と同じであること
これら(1)及び(2)の条件を満たす場合には、プローブ21がパフォーマンスボード30に正しくコンタクトしているものと判定できる。これに対し、(1)又は(2)のいずれか一方又は双方の条件を満たしていない場合には、プローブ21がパフォーマンスボード30に正しくコンタクトしていないものと判定できる。
また、Tf1がTf0と経路の帯域から想定される値と違うときにも、コンタクト不良を起こしている可能性があるものと判定できる。
上述したプローブコンタクトの良否判定以外にも、本実施形態の構成により、キャリブレーション装置(半導体試験装置)における異常判定を行うことができる。
[キャリブレーションモジュールのドライバとプローブとの間の経路異常の判定]
プローブ21がパフォーマンスボード30とコンタクトしていない場合(未コンタクト時)において、コンパレータCPxに入力された反射波の入力タイミングが、期待される値から外れているときには、キャリブレーションモジュール22のドライバDRxとプローブ21との間の経路に異常が発生しているものと判定できる。
これは、ドライバDRxとプローブ21との間の経路に異常が発生していると、この経路を通ってコンパレータCPxに入力された反射波が影響を受け、その入力タイミングが外れるためである。
例えば、図7に示すように、コンパレータCPxに入力された反射波の入力タイミングTf4’(破線)が、期待値Tf4(実線)より早い(反射波の戻りが早い)場合には、キャリブレーションモジュール22のドライバDRxとプローブ21との間の経路に、何等かの異常が発生していると判定することができる。
プローブ21がパフォーマンスボード30に正常にコンタクトしているものの、図8に示すように、T3とT4との間にエッジが検出されたときには(同図中Tf5)、パフォーマンスボード30から先の経路に異常(断線やコネクタの接続不良など)が発生しているものと判定できる。
これは、検査信号がプローブ21の先端で反射したときにT3でエッジが検出され、テスタ本体10のピンエレクトロニクス11におけるコンパレータCP1〜CPnで検査信号が反射したときにT4でエッジが検出されるため、T3とT4との間にエッジが検出されたときには、プローブ21がコンタクトするパフォーマンスボード30とその先のコンパレータCP1〜CPnとの間に異常が発生しているものと判断できる。
また、キャリブレーションモジュールの各スイッチをいずれもONにすることで、ドライバからの出力信号を反射波としてコンパレータで入力し、この入力タイミングにもとづいてプローブコンタクトの良否判定を行う構成としたため、簡易な作業内容で、容易かつ確実にその判定を行うことができる。
しかも、従来のオシロスコープのように波形全体を取り込むのではなく、コンパレータにて反射波のエッジの位置のみを検出する構成としたため、プローブコンタクトの良否判定、特に多ピン測定に好適な判定方法を提供できる。
例えば、上述した実施形態では、キャリブレーションモジュールにドライバとコンパレータとを備えた構成について説明したが、例えば、図9に示すように、コンパレータCPxに代えて、コンパレータCPxとサンプルホールド24とを組み合わせたサンプラ25を備えることもできる。
例えば、図10に示すように、サンプルホールド24の入力信号f1に対して、コンパレータCPxの入力信号(サンプリング後の信号)f2の周波数が低下している。このように、サンプラ25を有することで周波数が低下するため、コンパレータCPxの帯域以上の信号を観測することができる。これは、ADコンバータのアンダーサンプリングの原理と同様と考えられる。
なお、図3、図4、図6等においては、信号の立ち下がりのタイミングについて説明したが、立ち下がりに限るものではなく、立ち上がりエッジを用いることもできる。
すなわち、図11に示すように、ピンエレクトロニクス側からキャリブレーション装置側に検査信号を送出し、その反射波をピンエレクトロニクス側で入力・観測することで、上述した各実施形態の場合と同様に、プローブのコンタクトの良否や経路異常等を検知・判定することも可能である。
Claims (7)
- パフォーマンスボード上の所定の位置にプローブをコンタクトさせるキャリブレーションロボットと、前記コンタクトの良否を判定する判定手段とを備えたキャリブレーション装置であって、
前記キャリブレーションロボットは、
検査信号を出力するドライバと、反射波を入力するコンパレータとを有したキャリブレーションモジュールを備え、
前記判定手段は、
前記ドライバが前記プローブに向けて前記検査信号を出力した後、前記コンパレータが前記プローブを介して前記反射波を入力したときの入力タイミングにもとづいて、前記コンタクトの良否判定及び/又は信号経路の異常判定を行うことを特徴とするキャリブレーション装置。 - 前記キャリブレーションモジュールは、前記ドライバと前記プローブとの接続/非接続を切り換える第一スイッチと、前記コンパレータと前記プローブとの接続/非接続を切り換える第二スイッチとを備え、
前記判定手段は、前記第一スイッチと前記第二スイッチとの双方を接続側に切り換えたときに前記コンパレータが前記反射波を入力したタイミングにもとづいて、前記コンタクトの良否判定及び/又は信号経路の異常判定を行う請求項1記載のキャリブレーション装置。 - 前記キャリブレーションモジュールが、前記コンパレータとサンプルホールドとを組み合わせたサンプラを有する請求項1又は2記載のキャリブレーション装置。
- 前記判定手段は、前記コンパレータが前記反射波を入力したタイミングにもとづいて、前記ドライバと前記プローブとの間の経路異常の有無を判定する請求項1乃至3のいずれか一項記載のキャリブレーション装置。
- 前記判定手段は、前記コンパレータが前記反射波を入力したタイミングにもとづいて、前記パフォーマンスボードから先の経路における異常発生の有無を判定する請求項1乃至4のいずれか一項記載のキャリブレーション装置。
- パフォーマンスボード上の所定の位置にプローブをコンタクトさせたときの当該コンタクトの良否を判定するコンタクト判定方法であって、
キャリブレーションロボットに備えられたキャリブレーションモジュールのドライバが、前記プローブに向けて検査信号を出力し、
前記キャリブレーションモジュールのコンパレータが、前記プローブを介して送られてきた反射波を入力し、
判定手段が、前記コンパレータが前記反射波を入力したタイミングにもとづいて、前記コンタクトの良否判定及び/又は信号経路の異常判定を行うことを特徴とするコンタクト判定方法。 - パフォーマンスボード上の所定の位置にプローブをコンタクトさせるキャリブレーションロボットと、前記パフォーマンスボードが載置されたテスタ本体とを備えた半導体試験装置であって、
前記キャリブレーションロボットが、請求項1乃至5のいずれかに記載のキャリブレーションロボットからなり、
前記テスタ本体の有する判定手段が、請求項1乃至5のいずれかに記載の判定手段からなることを特徴とする半導体試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008538723A JP4881388B2 (ja) | 2006-10-10 | 2007-10-09 | キャリブレーション装置、コンタクト判定方法及び半導体試験装置 |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006276552 | 2006-10-10 | ||
JP2006276552 | 2006-10-10 | ||
PCT/JP2007/069663 WO2008044670A1 (fr) | 2006-10-10 | 2007-10-09 | Appareil d'étalonnage, procédé de détermination de contact et appareil de test de semi-conducteurs |
JP2008538723A JP4881388B2 (ja) | 2006-10-10 | 2007-10-09 | キャリブレーション装置、コンタクト判定方法及び半導体試験装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2008044670A1 true JPWO2008044670A1 (ja) | 2010-02-12 |
JP4881388B2 JP4881388B2 (ja) | 2012-02-22 |
Family
ID=39282863
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008538723A Expired - Fee Related JP4881388B2 (ja) | 2006-10-10 | 2007-10-09 | キャリブレーション装置、コンタクト判定方法及び半導体試験装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20100018286A1 (ja) |
JP (1) | JP4881388B2 (ja) |
TW (1) | TW200825440A (ja) |
WO (1) | WO2008044670A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5051548B2 (ja) * | 2008-10-30 | 2012-10-17 | 三菱電機株式会社 | 基板接続検査装置 |
KR20110095913A (ko) * | 2009-01-28 | 2011-08-25 | 가부시키가이샤 어드밴티스트 | 시험 장치 및 시험 방법 |
JP2010185790A (ja) * | 2009-02-12 | 2010-08-26 | Advantest Corp | 試験装置および校正方法 |
US9846192B2 (en) * | 2015-02-25 | 2017-12-19 | Nxp B.V. | Switched probe contact |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0351777A (ja) * | 1989-07-19 | 1991-03-06 | Matsushita Electric Ind Co Ltd | 半導体装置の測定装置及びその測定方法 |
JPH0862291A (ja) * | 1994-08-24 | 1996-03-08 | Mitsubishi Denki Semiconductor Software Kk | 半導体試験装置のスキュー校正装置 |
JP2002202354A (ja) * | 2000-12-28 | 2002-07-19 | Ando Electric Co Ltd | Icテスタ調整装置及び方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4179652A (en) * | 1978-02-21 | 1979-12-18 | Teradyne, Inc. | Analyzing electrical circuit boards |
KR100383728B1 (ko) * | 1998-05-19 | 2003-05-12 | 가부시키가이샤 아드반테스트 | 반도체 디바이스 시험 장치 및 그 캘리브레이션 방법 |
US6798212B2 (en) * | 2002-05-23 | 2004-09-28 | Texas Instruments Incorporated | Time domain reflectometer probe having a built-in reference ground point |
US6911814B2 (en) * | 2003-07-01 | 2005-06-28 | Formfactor, Inc. | Apparatus and method for electromechanical testing and validation of probe cards |
-
2007
- 2007-10-09 JP JP2008538723A patent/JP4881388B2/ja not_active Expired - Fee Related
- 2007-10-09 US US12/311,685 patent/US20100018286A1/en not_active Abandoned
- 2007-10-09 WO PCT/JP2007/069663 patent/WO2008044670A1/ja active Application Filing
- 2007-10-09 TW TW096137827A patent/TW200825440A/zh not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0351777A (ja) * | 1989-07-19 | 1991-03-06 | Matsushita Electric Ind Co Ltd | 半導体装置の測定装置及びその測定方法 |
JPH0862291A (ja) * | 1994-08-24 | 1996-03-08 | Mitsubishi Denki Semiconductor Software Kk | 半導体試験装置のスキュー校正装置 |
JP2002202354A (ja) * | 2000-12-28 | 2002-07-19 | Ando Electric Co Ltd | Icテスタ調整装置及び方法 |
Also Published As
Publication number | Publication date |
---|---|
US20100018286A1 (en) | 2010-01-28 |
TWI349782B (ja) | 2011-10-01 |
TW200825440A (en) | 2008-06-16 |
WO2008044670A1 (fr) | 2008-04-17 |
JP4881388B2 (ja) | 2012-02-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7890822B2 (en) | Tester input/output sharing | |
JP4828700B2 (ja) | 集積多重チャンネルアナログテスト装置のアーキテクチャ | |
KR100499849B1 (ko) | 반도체 테스트 시스템용 전원 전류 측정 유닛 | |
US10451653B2 (en) | Controlling a per-pin measurement unit | |
JP4272726B2 (ja) | Ic試験方法及び装置 | |
JP4881388B2 (ja) | キャリブレーション装置、コンタクト判定方法及び半導体試験装置 | |
CN1892246B (zh) | 用于校准自动电路测试系统的系统、方法和装置 | |
KR101329594B1 (ko) | 교정 디바이스 | |
JP2010528266A (ja) | ジッタ較正 | |
KR20070086393A (ko) | 고전압 기능부를 가진 핀 전자기기 | |
EP1947467A1 (en) | Testing apparatus and performance board | |
US7876118B2 (en) | Test equipment | |
JP3569275B2 (ja) | サンプリングデジタイザ、その方法及びサンプリングデジタイザを備えた半導体集積回路試験装置 | |
TWI446162B (zh) | 使用一測試儀器之方法及測試系統 | |
JP2000065890A (ja) | Lsiテストシステム | |
KR100959628B1 (ko) | 메모리 테스트 보드의 동기화 장치 | |
JPH11190761A (ja) | 半導体試験装置 | |
JP3609780B2 (ja) | ジッタ測定装置及び方法、並びにこのジッタ測定装置を備えた半導体集積回路試験装置 | |
US20210018536A1 (en) | Measurement device and measurement method with advanced trigger | |
JP2006038791A (ja) | プローバ針切り換え装置、プローバ装置および半導体素子測定方法 | |
CN117521825A (zh) | 用于量子计算机控制设备的信号发生器电路 | |
JP2011095079A (ja) | 半導体試験装置 | |
JP2002156389A (ja) | サンプリングデジタイザ及びこのサンプリングデジタイザを備えた半導体集積回路試験装置 | |
JPH04122866A (ja) | Ic試験装置 | |
JP2003098234A (ja) | 半導体試験装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100628 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111115 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111202 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141209 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141209 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |