JP2011095079A - 半導体試験装置 - Google Patents

Abstract

【課題】半導体試験装置におけるドライバのタイミング調整をより高精度に行うことを目的とする。
【解決手段】ＤＵＴに試験信号Ｓを印加するために設けた１または複数のドライバ３１とドライバ３１から出力される試験信号Ｓを入力してドライバ３１のタイミング調整を行う調整用コンパレータ３２とタイミング調整のための基準信号ＳＳを発生する基準信号発生部１６とを有するテストユニット１を備えた半導体試験装置であって、被試験デバイスが接続される接続ピン２１に着脱可能に接続され、ドライバ３１から出力される試験信号Ｓの伝播時間と基準信号発生部１６から出力される基準信号ＳＳの伝播時間との差分を計測する伝播時間計測ユニット２と、テストユニット１に備えられ、前記差分に基づいてドライバ３１の出力タイミングの補正を行うタイミング補正部２３と、を備えている。
【選択図】 図１

Description

本発明は、被試験デバイスの試験を行う半導体試験装置に関するものである。

メモリやＩＣ、ＬＳＩ等の被試験デバイス（ＤＵＴ：Device Under Test）が所定の機能を発揮するか否かの試験を行うために半導体試験装置が用いられる。半導体試験装置およびＤＵＴには複数のピンが備えられており、ピン同士を接続して試験を行う。試験を行うときには、半導体試験装置にピン毎に備えられるドライバから試験信号を出力し、ピンを介してＤＵＴに入力させて、ＤＵＴから出力された信号に基づいて半導体試験装置が良否判定（パスフェイル判定）を行う。

半導体試験装置の各ドライバには特性のバラツキがあり、このバラツキを要因としてパスフェイル判定のタイミングにずれを生じる。これにより、正確な試験を行うことができない。この問題を解決するための技術が特許文献１に開示されている。この技術の概略について図６を用いて簡単に説明する。

図６に示す半導体試験装置はＤＵＴ１０１とテストユニット１０２とを備えて概略構成している。ＤＵＴ１０１は被試験デバイスである。テストユニット１０２は、パターン発生部１０３とフォーマッタ１０４とタイミング発生部１０５とＫ（Ｋは自然数）個のドライバピンブロック１０６−１〜１０６―Ｋ（総称してドライバピンブロック１０６）と判定部１０７と基準信号発生部１０８と第１スイッチ部１０９と第２スイッチ部１１０と制御部１１１とを備えて概略構成している。

パターン発生部１０３はＤＵＴ１０１の試験を行うための試験パターンＰ１を発生しており、フォーマッタ１０４に入力している。フォーマッタ１０４は試験パターンＰ１の波形フォーマットを変換し、タイミングエッジ信号ＴＥのタイミングでタイミング信号Ｑ１〜ＱＮ（総称してタイミング信号Ｑ）をドライバピンブロック１０６に出力している。このフォーマッタ１０４にはプログラマブル遅延素子が設けられており、タイミングエッジ信号ＴＥのタイミングに所定の遅延量を持たせることで、タイミング信号Ｑの出力タイミングを微調整している。

ドライバピンブロック１０６にはＮ（Ｎは自然数）個のドライバ１２１−１〜１２１−Ｎ（総称してドライバ１２１）と調整コンパレータ１２２と切り替え部１２３と基準信号入力端１２４とを備えて概略構成している。ドライバ１２１−１〜１２１−Ｎはタイミング信号Ｑ１〜ＱＮに基づいて試験信号Ｓ１〜ＳＮ（総称して試験信号Ｓ）を出力している。調整コンパレータ１２２はドライバ１２１または基準信号発生部１０８から出力される信号を入力して、所定の基準電圧と比較を行う。切り替え部１２３は複数のスイッチを設けており、Ｎ個のドライバ１２１の何れかまたは基準信号入力端１２４に接続する。基準信号入力端１２４は基準信号発生部１０８が出力する基準信号ＳＳをドライバピンブロック１０６に入力するための入力端になる。

判定部１０７は調整コンパレータ１２２が比較を行った結果を入力して、パターン発生部１０３から出力される期待値パターンＰ３と比較してパスフェイル判定を行う。判定部１０７はタイミング発生部１０５から出力されるストローブ信号ＳＴのタイミングで判定を行うが、内部に設けられるプログラマブル遅延素子により判定タイミングを微調整することができるようになっている。

基準信号発生部１０８はパターン発生部１０３から出力される基準パターンＰ２を入力して、タイミング発生部１０５から出力されるタイミングエッジ信号ＴＥのタイミングで基準信号ＳＳを出力する。第１スイッチ部１０９はＫ個のドライバピンブロック１０６に接続する経路を接続（オン）または開放（オフ）にする複数のスイッチを有している。また、第２スイッチ部１１０は各ドライバ１２１とＤＵＴ１０１との間をオンまたはオフに切り替えている。そして、制御部１１１はテストユニット１の全体を制御しており、例えば各スイッチ部の制御、或いはフォーマッタ１０４や判定部１０７に設けられているプログラマブル遅延素子の遅延量制御を行っている。

以上における動作について説明する。最初に、スイッチ部１１０の各スイッチは全てオフに切り替え、切り替え部１２３は基準信号入力端１２４のみを接続するように制御する。この状態で、パターン発生部１０３から出力される基準パターンＰ２に基づいて基準信号発生部１０８がタイミングエッジ信号ＴＥのタイミングで基準信号ＳＳを出力する。この基準信号ＳＳはスイッチ部１０９および切り替え部１２３を経由して調整コンパレータ１２２に入力される。

調整コンパレータ１２２は基準信号ＳＳと所定の基準電圧とを比較して、比較結果を判定部１０７に出力し、判定部１０７は比較結果とパターン発生部１０３から出力される期待値パターンＰ３とを比較することによりパスフェイル判定を行う。制御部１１１はパスフェイル判定の結果を入力しており、この結果からパスとフェイルとの変化点を求める。そして、求められた変化点に判定部１０７に設けたプログラマブル遅延素子の遅延量を設定する。これにより、調整コンパレータ１２２のタイミング調整がされる。

次に、切り替え部１２３はドライバ１２１−１〜１２１−Ｎのうち１つ（ドライバ１２１−１とする）と調整コンパレータ１２２との間のみが接続されるように制御する。この状態で、パターン発生部１０３から出力される試験パターンＰ１に基づいてフォーマッタ１０４でタイミング信号Ｑ１が生成され、このタイミング信号Ｑ１に基づいてドライバ１２１−１が試験信号Ｓ１を出力する。出力された試験信号Ｓ１は調整コンパレータ１２２に入力される。そして、調整コンパレータ１２２で所定の基準電圧と比較され、判定部１０７で期待値パターンＰ３と比較することによりパスフェイル判定を行う。

この判定結果は制御部１１１に入力され、制御部１１１はフォーマッタ１０４に設けたプログラマブル遅延素子を調整する。そして、パスとフェイルとの変化点を求め、求められた変化点にフォーマッタ１０４のプログラマブル遅延素子の遅延量を設定する。これにより、ドライバ１２１−１のタイミング調整がされる。

以上の動作を全てのドライバ１２１について行い、さらに全てのドライバピンブロック１０６に対して行う。これにより、処理を完了する。

特開２００９−５２９５３号公報

前述した特許文献１の技術は、治具（ショートチップ）を用いることなくタイミング調整を行うことができるという有利な効果を奏するものである。ただし、この技術は、スイッチ部１１０を全てオフにした状態、つまりテストユニット１０２とＤＵＴ１０１とが切り離された状態でドライバ１２１のタイミング調整を行っている。ＤＵＴ１０１を切り離した状態であったとしても、ドライバの１２１のタイミング調整はある程度の正確性をもって行うことができる。

しかし、近年の半導体試験装置の試験速度は飛躍的に高速化している傾向にあり、極めて高速な試験速度が要求されるようになっている。この場合には、極めて厳格にタイミング調整を行わなければならない。このとき、前述したように、ＤＵＴ１０１をテストユニット１０２から切り離した状態でタイミング調整を行うと、ＤＵＴ１０１のタイミングとは無関係に調整を行っていることになり、僅かにタイミング誤差を生じるようになる。これにより、ドライバ１２１のタイミング調整の精度が低下する要因となる。

そこで、本発明は、ドライバのタイミング調整をより高精度に行うことを目的とする。

以上の課題を解決するため、本発明の請求項１の半導体試験装置は、被試験デバイスに試験信号を印加するために設けた１または複数のドライバと当該ドライバから出力される試験信号を入力して前記ドライバのタイミング調整を行う調整用コンパレータと前記タイミング調整のための基準信号を発生する基準信号発生部とを有するテストユニットを備えた半導体試験装置であって、前記被試験デバイスが接続される接続ピンに着脱可能に接続され、前記ドライバから出力される試験信号の伝播時間と前記基準信号発生部から出力される基準信号の伝播時間との差分を計測する伝播時間計測部と、前記テストユニットに備えられ、前記差分に基づいて前記ドライバの出力タイミングの補正を行うタイミング補正部と、を備えたことを特徴とする。

この半導体試験装置によれば、被試験デバイスと同じ状態で接続される伝播時間計測部がドライバからの出力された試験信号の伝播時間と基準信号発生部から出力された基準信号の伝播時間との差分を算出して、この差分に基づいてタイミング調整を行っていることから、極めて高精度にタイミングの調整を行うことができるようになる。

本発明の請求項２の半導体試験装置は、請求項１記載の半導体試験装置であって、前記テストユニットは前記差分を補正データとして記憶する記憶する不揮発性メモリを備え、前記タイミング補正部は前記不揮発性メモリに記憶されている前記補正データに基づいて前記ドライバの出力タイミングを補正することを特徴とする。

この半導体試験装置によれば、不揮発性メモリに補正データを記憶している。補正データは生産段階で予め不揮発性メモリに記憶させておき、運用段階では不揮発性メモリに記憶されている補正データに基づいて補正を行うことで、格別な処理を要することなく自動的にドライバのタイミング調整がされるようになる。

本発明の請求項３の半導体試験装置は、請求項１記載の半導体試験装置であって、前記伝播時間計測部は、前記基準信号発生部から出力される基準信号をトリガとして、前記ドライバから出力される試験信号の波形を観測するまでの時間を前記差分として検出する波形観測部を備えたことを特徴とする。

この半導体試験装置によれば、波形観測部により試験信号の伝播時間と基準信号の伝播時間との差分を測定している。波形観測部としてオシロスコープを用いた場合には、トリガ入力を基準信号の入力として試験信号の波形の観測を行うことにより、試験信号と基準信号との伝播時間を個別的に計測することなく、１回の計測により差分を得ることができるようになる。

本発明の請求項４の半導体試験装置は、請求項１記載の半導体試験装置であって、前記伝播時間計測部は、前記ドライバに接続される経路と前記基準信号発生部に接続される経路とのうち何れか一方のみを接続するように切り替えるリレー回路と、前記テストユニットの動作クロックで動作を行い、前記ドライバから出力される試験信号の伝播時間と前記基準信号発生部から出力される基準信号の伝播時間との差分を検出する差分検出部と、を備えことを特徴とする。

この半導体試験装置によれば、リレー回路を切り替えて試験信号と基準信号との伝播時間の差分を求めることができ、オシロスコープ等を用いることなく、前記差分を得ることができるようになる。

本発明の請求項５の半導体試験装置は、請求項１記載の半導体試験装置であって、前記伝播時間計測部はタイミング調整済みのテストユニットであり、このタイミング調整済みのテストユニットは、タイミング調整を行っていないタイミング未調整のテストユニットのドライバに接続される経路と基準信号発生部に接続される経路とのうち何れか一方のみを接続するように切り替える切り替え部と、前記タイミング未調整のテストユニットの動作クロックで動作を行い、このタイミング未調整のテストユニットのドライバから出力される試験信号の伝播時間と基準信号発生部から出力される基準信号の伝播時間との差分を検出する差分検出部と、を備えていることを特徴とする。

この半導体試験装置によれば、調整済みのテストユニットを伝播時間計測部として利用している。これにより、テストユニットに被試験デバイスの試験機能と伝播時間計測部としての機能との２つの機能を共用させることができ、別個独立に専用の伝播時間計測部を備える必要がなくなる。このため、装置構成の小型化および単純化を図ることができるようになる。

本発明は、被試験デバイスが接続される箇所に伝播時間計測部を接続して、ドライバから出力される試験信号と基準信号発生部から出力される基準信号との間の伝播時間の差分を測定し、この差分に基づいてドライバのタイミング補正を行っている。これにより、実際に被試験デバイスが接続された状況と同じ状況でタイミング補正を行うことから、極めて正確なタイミング調整を行うことができるようになる。

実施形態の半導体試験装置の概略構成を示すブロック図である。 フォーマッタおよび判定部の概略構成を示すブロック図である。 伝播時間計測部の概略構成を示すブロック図である。 変形例１における伝播時間計測部の概略構成を示すブロック図である。 変形例２における全体構成を示すブロック図である。 従来の半導体試験装置の概略構成を示すブロック図である。

以下、本発明の実施形態について図面を参照して説明する。図１に示すように、本発明の半導体試験装置は、テストユニット１と伝播時間計測ユニット２とコンピュータ３とバス４とを備えて概略構成している。テストユニット１は図示しない被試験デバイス（ＤＵＴ：Device Under Test）の試験を行うものであり、パターン発生部１１とフォーマッタ１２とタイミング発生部１３とＫ（Ｋは自然数）個のドライバピンブロック１４−１〜１４−Ｋ（総称してドライバピンブロック１４）と判定部１５と基準信号発生部１６と第１スイッチ部１７と第２スイッチ部１８と制御部１９と基準クロック生成部２０とＮ（Ｎは自然数）個の接続ピン２１−１〜２１−Ｎ（総称して接続ピン２１）と不揮発性メモリ２２とタイミング補正部２３とＴＤＲ測定部２４とを備えて概略構成している。

パターン発生部１１は試験パターンＰ１と基準パターンＰ２と期待値パターンＰ３とを発生する。パターン発生部１１が発生する試験パターンＰ１はフォーマッタ１２に出力され、基準パターンＰ２は基準信号発生部１６に出力され、期待値パターンＰ３は判定部１５に出力される。パターン発生部１１は基準クロック生成部２０が生成する基準クロックのタイミングで動作を行う。

フォーマッタ１２は試験パターンＰ１を入力して波形フォーマットを変換し、タイミングエッジ信号ＴＥのタイミングでＮ個のタイミング信号Ｑ１〜ＱＮ（総称してタイミング信号Ｑ）をドライバピンブロック１４に出力する。タイミング信号ＱはＤＵＴの試験を行うための試験信号Ｓの元となるタイミングが規定された信号になる。図２（ａ）に示すように、フォーマッタ１２はＮ個のタイミング信号生成部２５−１〜２３−Ｎ（総称してタイミング信号生成部２５）とＮ個のプログラマブル遅延素子２６−１〜２４−Ｎ（総称してプログラマブル遅延素子２６）とを備えて概略構成している。勿論、この他に、波形フォーマットを変換するための機構も備えている。

タイミング信号生成部２５は試験パターンＰ１を入力して、タイミングエッジ信号ＴＥのタイミングでタイミング信号Ｑを発生する。プログラマブル遅延素子２６はタイミングエッジ信号ＴＥに所定の遅延量を与えることができる。プログラマブル遅延素子２６がタイミングエッジ信号ＴＥに遅延量を与える場合には、遅延量が与えられたタイミングでタイミング信号生成部２５がタイミング信号Ｑを発生する。

タイミング発生部１３はフォーマッタ１２にタイミングエッジ信号ＴＥを出力し、判定部１５にストローブ信号ＳＴを出力している。ストローブ信号ＳＴは判定部１５が判定を行うタイミングを規定する信号になる。タイミング発生部１３は基準クロック生成部２０が生成する基準クロックのタイミングで動作を行い、このためタイミングエッジ信号ＴＥおよびストローブ信号ＳＴのタイミングは当該基準クロックに同期している。

ドライバピンブロック１４について説明する。ドライバピンブロック１４はＮ個のドライバ３１−１〜３１−Ｎ（総称してドライバ３１）と調整コンパレータ３２と切り替え部３３と基準信号入力端３４とを備えて概略構成している。ドライバ３１−１〜３１−Ｎはフォーマッタ１２から出力されるタイミング信号Ｑ１〜ＱＮに基づいて、ＤＵＴの試験を行う試験信号Ｓ１〜ＳＮ（総称して試験信号Ｓ）の出力を行う。

調整コンパレータ３２は入力した信号を所定の基準電圧と比較して比較結果の信号を比較信号ＣＭＰとして判定部１５に出力する。切り替え部３３は各ドライバ３１のうち何れか１つまたは基準信号入力端３４を接続するためのスイッチを複数有しており、調整コンパレータ３２に対してドライバ３１のうち１つまたは基準信号入力端３４を接続する。この切り替え部３３は制御部１９により制御がなされている。基準信号入力端３４は基準信号発生部１６から出力される基準信号ＳＳのドライバピンブロック１４の入力端になる。

なお、第１スイッチ部１７と第２スイッチ部１８と後述するリレー回路４１、５１とは切り替え部３３と同様に複数のスイッチを有して構成されており、つまりスイッチング手段（経路の接続（オン）または開放（オフ）の制御を行う手段）になる。これらスイッチング手段の各スイッチは、例えばＦＥＴ（Field Effect Transistor：電界効果トランジスタ）スイッチやダイオードブリッジ等を用いることができる。

判定部１５は、図２（ｂ）に示すように、パスフェイル判定部２７とプログラマブル遅延素子２８とを備えて概略構成している。パスフェイル判定部２７は調整コンパレータ３２から比較信号ＣＭＰを入力しており、またパターン発生部１１から期待値パターンＰ３を入力している。期待値パターンＰ３は比較信号ＣＭＰを判定するための期待値のパターンであり、比較信号ＣＭＰと期待値パターンＰ３とを比較判定することにより、パスフェイル判定がなされる。このパスフェイル判定の判定結果の信号（判定信号ＲＥＳ）は制御部１９に出力される。

パスフェイル判定部２７の判定タイミングはタイミング発生部１３が発生するストローブ信号ＳＴに基づいている。そして、このストローブ信号ＳＴに遅延量を与えるプログラマブル遅延素子２８を設けており、プログラマブル遅延素子２８によりストローブ信号ＳＴの遅延量が微調整される。つまり、パスフェイル判定のタイミングを微調整することが可能になっている。

基準信号発生部１６はパターン発生部１１が発生する基準パターンＰ２に基づいて、基準信号ＳＳを出力する。基準信号ＳＳはタイミング調整を行うための基準となる信号であり、基準信号入力端３４または伝播時間計測ユニット２に入力される。基準信号発生部１６にはタイミング発生部１３からタイミングエッジ信号ＴＥが入力されており、このタイミングエッジ信号ＴＥのタイミングに基づいて基準信号ＳＳを発生する。

第１スイッチ部１７は複数のスイッチを有しており、各ドライバピンブロック１４との間をオンとオフとに切り替える制御を行う。また、テストユニット１には伝播時間計測ユニット２との間を接続する接続ピン４９（後述する接続ピン２１以外の接続ピン）が備えられており、第１スイッチ部１７は接続ピン４９の経路をオンとオフとに切り替える制御を行う。第２スイッチ部１８は、各ドライバピンブロック１４と伝播時間計測ユニット２との間をオンとオフとに切り替える制御を行う。

制御部１９はテストユニット１の各種制御を行っている。例えば、フォーマッタ１２のプログラマブル遅延素子２６の遅延量制御、判定部１５のプログラマブル遅延素子２８の遅延量制御、第１スイッチ部１７や第２スイッチ部１８、切り替え部３３の各スイッチング手段の切り替え制御を行っている。

基準クロック生成部２０はテストユニット１の動作タイミングを規定する基準クロックを生成しており、タイミング発生部１３およびパターン発生部１１に基準クロックを出力している。従って、タイミング発生部１３およびパターン発生部１１の動作タイミングは基準クロックに同期している。

Ｎ個の接続ピン２１はＮ個のドライバ３１に対応して設けている。接続ピン２１はテストユニット１に着脱可能に接続されるユニットを接続するために設けている。例えば、ＤＵＴや伝播時間計測ユニット２が接続ピン２１に着脱可能に接続されるユニットになる。ここでは、接続ピン２１としてはドライバピンを想定しているが、ＩＯピン等であってもよい。接続ピン２１は着脱可能なユニットであることから、接続するユニットを自由に交換できるようになる。

不揮発性メモリ２２はテストユニット１毎に設けられており、補正データを記憶する。この補正データはドライバ３１毎に記憶されており、テストユニット１の全体としてはＫ個のドライバピンブロック１４にＮ個のドライバ３１が設けられているため、合計Ｋ×Ｎ個の補正データが不揮発性メモリ２２に記憶される。

タイミング補正部２３は、不揮発性メモリ２２に記憶されている補正データに基づいて、タイミング発生部１３のタイミング調整を行う。タイミング発生部１３はタイミングエッジ信号ＴＥを出力しており、不揮発性メモリ２２に記憶されている補正データに基づいてタイミングエッジ信号ＴＥのタイミング調整を行う。これにより、タイミング信号Ｑの出力タイミングを補正し、もってドライバ３１から出力される試験信号Ｓの出力タイミングを補正する。

ＴＤＲ測定部（Time Domain Reflectometry）２４は伝播時間（電気長）を計測するために設けている。ＴＤＲは対象物に対して矩形波等の波形を出力し、対象物からの反射波を入力することで伝播時間を測定する手法である。ここでは、ＴＤＲ測定部２４は基準信号発生部１６から基準信号ＳＳを調整コンパレータ３２に出力させ、調整コンパレータ３２からの反射波の伝播時間を測定することで、基準信号発生部１６と調整コンパレータ３２との間の伝播時間Ｔｃｍｐを測定する。また、ＴＤＲ測定部２４はバス４に接続されており、バス４を介して測定した伝播時間Ｔｃｍｐのデータをコンピュータ３に出力する

なお、伝播時間Ｔｃｍｐを測定するときには、第１スイッチ部１７および切り替え部３３を制御して、基準信号発生部１６と調整コンパレータ３２との間の接続を確立しておく。また、ＴＤＲ測定部２４が計測する時間は基準信号発生部１６と調整コンパレータ３２との間を矩形波が往復する時間であるが、伝播時間Ｔｃｍｐは基準信号発生部１６と調整コンパレータ３２との間を信号が伝播する時間であり、片道の時間（往復時間の約半分の時間）になる。そして、基準信号発生部１６と調整コンパレータ３２との間の経路長（信号経路の物理的な長さ）は設計値として既知の場合がある。経路長が既知でそれから求められる伝播遅延時間誤差が充分小さいとみなせる場合には、当該経路長に基づいて伝播時間Ｔｃｍｐを得ることが可能になる。この場合には、ＴＤＲ測定部２４は不要になり、伝播時間Ｔｃｍｐを計測する必要はない。

図３に示すように、伝播時間計測ユニット２はドライバ３１毎に試験信号Ｓと基準信号ＳＳとの間の伝播時間誤差を計測するための伝播時計測部である。この伝播時間計測ユニット２は、リレー回路４１とリレー制御回路４２とオシロスコープ４３とを備えて概略構成している。リレー回路４１はテストユニット１の接続ピン２１に接続される経路に設けられる複数のスイッチを有している。リレー回路４１のスイッチ制御はリレー制御回路４２により行われており、制御内容についてはリレー制御回路４２とバス４を介して接続されるコンピュータ３が行っている。

オシロスコープ４３は波形観測部であり、信号入力部４４とトリガ入力部４５とＴＤＲ測定部４６と観測時間検出部４７とデータ出力部４８とを備えて概略構成している。信号入力部４４はリレー回路４１に接続されており、テストユニット１から出力される試験信号Ｓを入力する。トリガ入力部４５はテストユニット１の基準信号発生部１６に接続されており、基準信号ＳＳを入力する。基準信号ＳＳを入力する経路はテストユニット１の接続ピン４９の経路になる。

ＴＤＲ測定部４６は、ドライバ３１とオシロスコープ４３との間の伝播時間Ｔｄｓおよび基準信号発生部１６とオシロスコープ４３との間の伝播時間Ｔｄｃａｌの２つの伝播時間を観測するために設けている。このために、ＴＤＲ測定部４６は信号入力部４４からドライバ３１に矩形波を出力し、反射波を入力して伝播時間Ｔｄｓを計測する。同様に、トリガ入力部４５から基準信号発生部１６に矩形波を出力し、反射波を入力して伝播時間Ｔｄｃａｌを計測する。なお、前述した場合と同様に経路長が既知の場合には、伝播時間ＴｄｓおよびＴｄｃａｌを測定する必要がなく、ＴＤＲ測定部４６は不要になる。

観測時間検出部４７は信号入力部４４が入力する矩形波の波形に基づいて観測時間ｔｓを検出する。観測時間ｔｓは試験信号Ｓの伝播時間と基準信号ＳＳの伝播時間との差分になる。オシロスコープ４３が波形観測を開始するトリガはトリガ入力部４５に入力される基準信号ＳＳであり、このトリガ入力後に試験信号Ｓの波形を観測するまでの時間を観測時間ｔｓとして観測時間検出部４７が検出している。つまり、トリガ入力から試験信号Ｓの波形観測までの時間（観測時間ｔｓ）は試験信号Ｓの伝播時間と基準信号ＳＳの伝播時間との差分になる。

データ出力部４８はバス４に接続されており、伝播時間Ｔｄｓ、Ｔｄｃａｌおよび観測時間ｔｓのデータを、バス４を介してコンピュータ３に出力している。勿論、伝播時間ＴｄｓおよびＴｄｃａｌが既知の場合には、これらのデータは出力しない。

コンピュータ３は伝播時間Ｔｃｍｐ、Ｔｄｓ、Ｔｄｃａｌおよび観測時間ｔｓの各データに基づいて、補正データΔＴｃｒｓを作成する補正データ作成手段である。補正データΔＴｃｒｓはドライバ３１からの出力タイミングを補正するためのデータであり、ドライバ３１毎に作成される。そして、コンピュータ３は、作成した補正データΔＴｃｒｓを不揮発性メモリ２２に記憶させる。テストユニット１にはＫ個のドライバピンブロック１４のそれぞれにＮ個のドライバ３１が備えられているため、不揮発性メモリ２２にはＫ×Ｎ個の補正データΔＴｃｒｓが記憶される。

次に、以上の構成における動作について説明する。制御部１９は第１スイッチ部１７、第２スイッチ部１８および切り替え部３３のスイッチ制御を行う。第１スイッチ部１７は１つのドライバピンブロック１４（ドライバピンブロック１４−１とする）のみを接続する。第２スイッチ部１８については全てをオフにする。切り替え部３３は基準信号入力端３４のみを接続する。これにより、テストユニット１と伝播時間計測ユニット２とは切り離され、ドライバピンブロック１４−１の調整コンパレータ３２と基準信号発生部１６との接続が確立される。

この状態で、最初に基準信号発生部１６と調整コンパレータ３２との間の伝播時間Ｔｃｍｐを計測する。伝播時間Ｔｃｍｐの計測はＴＤＲ測定部２４が基準信号発生部１６から矩形波を出力させて、調整コンパレータ３２からの反射波を計測することにより伝播時間Ｔｃｍｐを計測する。

この伝播時間Ｔｃｍｐはドライバピンブロック１４−１についての伝播時間であることから、第１スイッチ部１７を順次各ドライバピンブロック１４に切り替えることにより、Ｋ個のドライバピンブロック１４について伝播時間Ｔｃｍｐを計測する。計測した伝播時間Ｔｃｍｐのデータはバス４を介してコンピュータ３に出力される。なお、伝播時間Ｔｃｍｐが既知の場合には、当該計測は不要になる。

次に、第１スイッチ部１７を制御して、全てのドライバピンブロック１４を接続する。なお、接続ピン４９の経路は接続しない。この状態で、制御部１９はパターン発生部１１を制御して基準パターンＰ２を基準信号発生部１６に出力させ、期待値パターンＰ３を判定部１５に出力させる。基準信号発生部１６は基準パターンＰ２に基づいてタイミングエッジ信号ＴＥのタイミングで基準信号ＳＳを出力する。この基準信号ＳＳは第１スイッチ部１７および切り替え部３３を経由して調整コンパレータ３２に入力される。調整コンパレータ３２は基準信号ＳＳと所定の基準電圧とを比較して、比較信号ＣＭＰを生成して判定部１５に出力する。

判定部１５はストローブ信号ＳＴのタイミングで比較信号ＣＭＰのパスフェイル判定を行う。このパスフェイル判定はパスフェイル判定部２７が、パターン発生部１１から出力される期待値パターンＰ３と比較判定することにより行う。判定結果の判定信号ＲＥＳは制御部１９に出力される。制御部１９はプログラマブル遅延素子２８の遅延量を微小変化させて、パスとフェイルとの変化点を求める。この変化点が得られた遅延量にプログラマブル遅延素子２８の遅延量を設定する。これにより、判定部１５の判定タイミングが調整されることで、調整コンパレータ３２のタイミング調整がされる。

次に、制御部１９は切り替え部３３を制御して、ドライバ３１−１〜３１−Ｎのうち何れか１つのドライバ３１（ドライバ３１−１とする）と調整コンパレータ３２とを接続し、基準信号入力端３４をオフにするようにスイッチの制御を行う。そして、制御部１９はパターン発生部１１を制御して、試験パターンＰ１をフォーマッタ１２に出力させ、期待値パターンＰ３を判定部１５に出力させる。フォーマッタ１２は入力した試験パターンＰ１に基づいてタイミングエッジ信号ＴＥのタイミングでタイミング信号Ｑを出力する。

ドライバ３１はタイミング信号Ｑに基づいて試験信号Ｓ−１を出力する。この試験信号Ｓ−１は調整コンパレータ３２に入力される。調整コンパレータ３２は試験信号Ｓ１と所定の基準電圧との比較を行って比較信号ＣＭＰを生成して、判定部１５に出力する。判定部１５はパターン発生部１１から出力される期待値パターンＰ３と比較信号ＣＭＰとに基づいてパスフェイル判定を行って、判定結果の判定信号ＲＥＳを生成して、制御部１９に出力する。制御部１９はプログラマブル遅延素子２６−１の遅延量を微小変化させて、パスとフェイルとの変化点を求める。この変化点が得られた遅延量にプログラマブル遅延素子２６−１の遅延量を設定する。これにより、ドライバ３１−１のタイミング調整が行われる。

前述したように、基準信号ＳＳに基づいて調整コンパレータ３２は既にタイミング調整が完了しており、この調整済みの調整コンパレータ３２を基準にしてドライバ３１−１のタイミング調整を行うことで、ドライバ３１−１のタイミング調整が完了する。

ドライバピンブロック１４には他にドライバ３１−２〜３１−Ｎが備えられているため、これらのタイミング調整も同様に行う。このために、切り替え部３３は順次対象となるドライバ３１にスイッチを切り替えるようにする。また、テストユニット１にはＫ個のドライバピンブロック１４が設けられているため、各ドライバピンブロック１４の各ドライバ３１についても同様にタイミング調整を行う。このため、タイミング調整の回数は合計Ｋ×Ｎ回になる。以上により全てのドライバ３１のタイミング調整が完了する。この手順を第１のタイミング調整手順とする。

第１のタイミング調整手順は背景技術で述べた手順と同様である。ただし、この第１のタイミング調整手順は第２スイッチ部１８をオフにした状態で行うタイミング調整であり、ＤＵＴを切り離した状態で行うタイミング調整である。従って、ＤＵＴを実際に接続した場合には、ドライバ３１のタイミングに僅かな誤差を生じることがあり、これによりタイミングの調整精度が低下する。本発明では、この僅かな誤差を補正することで、より高精度なタイミング調整を行う。この調整手順が以下の第２のタイミング調整手順になる。

この第２のタイミング調整手順を行うべく、ＤＵＴが本来接続されるテストユニット１の接続ピン２１に伝播時間計測ユニット２を接続する。接続ピン２１にはＤＵＴだけではなく伝播時間計測ユニット２も着脱可能に接続することが可能であり、この接続ピン２１に伝播時間計測ユニット２を接続することで、ＤＵＴを接続ピン２１に接続した場合と同じ状況を生成する。

テストユニット１に伝播時間計測ユニット２を接続した後に、第２スイッチ部１８をオフからオンに切り替える。これにより、ドライバ３１と伝播時間計測ユニット２とが接続された状態になる。つまり、ＤＵＴを接続した状況と同じ状況になる。また、基準信号発生部１６と伝播時間計測ユニット２のトリガ入力部４５とを接続するために、第１スイッチ部１７を接続ピン４９の経路のみを接続するように制御する。

そして、伝播時間計測ユニット２のリレー制御回路４２はリレー回路４１を制御して、各ドライバ３１のうち何れか１つ（ドライバ３１−１とする）のみを接続する。また、切り替え部３３のドライバ３１側に接続される経路は全てオフにする。これにより、ドライバ３１−１とオシロスコープ４３との間が接続される。

この状態で、ＴＤＲ測定部４６は信号入力部４４から矩形波を出力する。このときには、ドライバ３１−１と信号入力部４４との間のみが接続されているため、矩形波はドライバ３１−１で反射して、反射波が信号入力部４４に入力される。ＴＤＲ測定部４６は矩形波を出力してから入力するまでの時間を計測する。これにより、伝播時間Ｔｄｓが得られる。

ここで得られた伝播時間Ｔｄｓはドライバ３１−１についての時間であり、ドライバ３１−２〜３１−Ｎについても同様の計測を行い、Ｎ個のドライバ３１についての伝播時間Ｔｄｓを得る。このために、リレー制御回路４２はリレー回路４１を制御して、ドライバ３１−１〜３１−Ｎのうち対象となるドライバ３１を接続して、伝播時間Ｔｄｓの計測を行う。

次に、ＴＤＲ測定部４６はトリガ入力部４５から矩形波を出力させる。この矩形波は基準信号発生部１６で反射して、再びトリガ入力部４５に入力される。ＴＤＲ測定部４６は矩形波を出力してから入力するまでの時間を計測する。この時間を伝播時間Ｔｄｃａｌとする。

ＴＤＲ測定部４６は計測した伝播時間ＴｄｓおよびＴｄｃａｌをデータ出力部４８からバス４を介してコンピュータ３に出力させる。なお、前述したように、伝播時間ＴｄｓおよびＴｄｃａｌが既知の場合がある。この場合には計測不要になるため、当該手順は省略できる。

次に、リレー制御回路４２はリレー回路４１を制御して、再びドライバ３１−１と信号入力部４４との間を接続する。また、切り替え部３３は全てのドライバ３１の接続をオフにする。この状態で、制御部１９はドライバ３１−１と基準信号発生部１６とを制御して、同じ時刻に試験信号Ｓ１と基準信号ＳＳとを出力させる。従って、試験信号Ｓ１はドライバ３１−１から信号入力部４４に入力され、基準信号ＳＳは基準信号発生部１６からトリガ入力部４５に入力される。

オシロスコープ４３はトリガ入力部４５に基準信号ＳＳが入力されたことをトリガとして、波形の観測を開始する。観測する波形はドライバ３１−１から出力されて信号入力部４４が入力する試験信号Ｓ１の波形になる。つまり、基準信号ＳＳをトリガとして入力した時点から波形観測を開始する。そして、観測時間検出部４７は、観測開始時点（基準信号ＳＳを入力した時点）から試験信号Ｓ１の波形を観測するまでの時間を観測時間ｔｓとして検出する。

ドライバ３１−１から出力された試験信号Ｓ１が伝播時間計測ユニット２に入力されるタイミングは、接続ピン２１にＤＵＴが接続されている場合における入力タイミングと同じである。従って、伝播時間計測ユニット２が観測している試験信号Ｓ１はＤＵＴが接続されている場合における試験信号Ｓ１の観測と同じになる。

ここで、伝播時間計測ユニット２を基準としてドライバ３１のタイミングを補正するために、１つのタイミングを基準として、この基準に全てを一致させる処理を行う。ここでは、全てのタイミングの基準は基準信号発生部１６であり、基準信号発生部１６を基準として伝播時間計測ユニット２のタイミングとドライバ３１のタイミングとを一致させる。これにより、伝播時間計測ユニット２を基準としてドライバ３１のタイミングを補正することができる。

基準信号発生部１６を基準（時刻ｔ＝０）として考えると、基準信号発生部１６に対して伝播時間計測ユニット２のタイミングは伝播時間Ｔｄｃａｌの分だけ遅延している。一方、ドライバ３１と基準信号発生部１６との間の遅延は、基準信号発生部１６と調整コンパレータ３２との間の遅延と、調整コンパレータ３２とドライバ３１との間の遅延とに分かれている。これは、前述した第１のタイミング調整手順で、基準信号発生部１６から出力される基準信号ＳＳを基準として調整コンパレータ３２のタイミング調整を行い、調整コンパレータ３２を基準としてドライバ３１のタイミング調整を行っているためである。

基準信号発生部１６と調整コンパレータ３２との間は伝播時間Ｔｃｍｐの分だけ遅延が生じている。また、ドライバ３１と調整コンパレータ３２との間にも所定の伝播時間Ｔｅｒｃｄが生じている。この伝播時間Ｔｅｒｃｄは第２スイッチ部１８をオフにした状態、つまり伝播時間計測ユニット２を切り離して、ドライバ３１と調整コンパレータ３２との間のみを接続した場合における試験信号Ｓの伝播時間になる。

そして、伝播時間ＴｃｍｐはＴＤＲ測定部２４により測定がされており、または既知として得られているものであるが、伝播時間Ｔｅｒｃｄは得られていない。従って、基準信号発生部１６を基準としたときのドライバ３１の遅延時間は伝播時間Ｔｃｍｐと伝播時間Ｔｅｒｃｄとの合計になる。つまり、Ｔｃｍｐ＋Ｔｅｒｃｄの遅延を生じている。

以上の遅延を調整したとすれば、ドライバ３１−１と伝播時間計測ユニット２と基準信号発生部１６との全てのタイミングが一致する。この場合には、オシロスコープ４３の観測時間検出部４７が、基準信号ＳＳをトリガとして試験信号Ｓ１を観測するまでの時間として検出した観測時間ｔｓは「ｔｓ＝Ｔｄｓｍ」になる。

ただし、基準信号発生部１６と伝播時間計測ユニット２との間には伝播時間Ｔｄｃａｌの分だけ遅延を生じている。よって、この遅延を調整すると、Ｔｄｃａｌの分を減じるため、「ｔｓ＝Ｔｄｓｍ−Ｔｄｃａｌ」になる。そして、ドライバ３１−１と基準信号発生部１６との間にも「Ｔｃｍｐ＋Ｔｅｒｃｄ」の分だけ遅延を生じている。よって、この分を減じた時間が観測時間ｔｓとなり、「ｔｓ＝Ｔｄｓｍ−Ｔｄｃａｌ―（Ｔｃｍｐ＋Ｔｅｒｃｄ）」になる。

前記式のうち、ｔｓは観測時間検出部４７により得られる時間になる。また、Ｔｄｓｍ、Ｔｄｃａｌ、ＴｃｍｐはＴＤＲ測定法により得られ、または既知の値である。よって、前記式のうちＴｅｒｃｄ以外は認識できる値になり、Ｔｅｒｃｄのみが認識できない値になる。つまり、このＴｅｒｃｄがＤＵＴを基準としたときのドライバ３１のタイミング誤差の要因となる。

そして、前記式はドライバ３１−１と伝播時間計測ユニット２と基準信号発生部１６とのタイミングが正確に一致したときに成立する式であり、前記式が成立するようにＴｅｒｃｄを調整することで、伝播時間計測ユニット２を基準として、ドライバ３１−１のタイミングを補正することができる。

前記式より、「Ｔｅｒｃｄ＝Ｔｄｓｍ−Ｔｄｃａｌ−Ｔｃｍｐ−ｔｓ」になる。データ出力部４８からは前記の観測時間ｔｓ、伝播時間Ｔｄｓｍ、Ｔｄｃａｌがバス４を介してコンピュータ３に出力されており、またＴＤＲ測定部２４から伝播時間Ｔｃｍｐがバス４を介してコンピュータ３に出力されている。コンピュータ３は、各データに基づいて演算を行うことで、Ｔｅｒｃｄを算出する。

このとき、Ｔｅｒｃｄは伝播時間であり、遅延時間になる。よって、この遅延時間を補正するための補正データΔＴｃｒｓは「ΔＴｃｒｓ＝−Ｔｅｒｃｄ」になる。つまり、「ΔＴｃｒｓ＝―（Ｔｄｓｍ−Ｔｄｃａｌ−Ｔｃｍｐ−ｔｓ）」になる。

コンピュータ３は補正データΔＴｃｒｓを生成して、バス４を介して、不揮発性メモリ２２に記憶させる。この補正データΔＴｃｒｓはドライバピンブロック１４−１のドライバ３１−１についての補正データになる。よって、他のドライバ３１−２〜３１−Ｎについても補正データΔＴｃｒｓを同様に生成する。また、全てのドライバピンブロック１４について補正データΔＴｃｒｓを生成する。これにより、不揮発性メモリ２２には合計でＫ×Ｎ個の補正データΔＴｃｒｓが記憶される。

以上の不揮発性メモリ２２に補正データΔＴｃｒｓを記憶させる動作は、テストユニット１を実際に運用する前に行う。つまり、実際にＤＵＴをテストユニット１に接続するよりも前段階で行う。テストユニット１には生産段階と運用段階とがあり、生産段階の時点で予め補正データΔＴｃｒｓを不揮発性メモリ２２に記憶させておく。
そして、生産段階と運用段階とは別の場所で行われるため、生産段階で予め補正データΔＴｃｒｓを不揮発性メモリ２２に記憶させておくことで、実際の運用段階において格別の処理を要することなく、タイミング調整がされることになる。

このために、本発明では不揮発性メモリ２２を用いている。不揮発性メモリ２２に補正データΔＴｃｒｓを予め記憶させておくことで、補正データΔＴｃｒｓの情報が失われることなく、生産段階で予め記憶させた補正データΔＴｃｒｓを実際の運用段階で活用することができるようになる。

運用段階においては、テストユニット１の接続ピン２１にＤＵＴを接続する。そして、ＤＵＴの試験を行うときにはタイミング補正部２３が不揮発性メモリ２２から補正データΔＴｃｒｓを読み出す。タイミング補正部２３は読み出した補正データΔＴｃｒｓの分だけタイミングエッジ信号ＴＥを遅延させる。タイミングエッジ信号ＴＥはプログラマブル遅延素子２６のタイミング制御を行っており、タイミングエッジ信号ＴＥを遅延させることにより、プログラマブル遅延素子２６のタイミングを遅延させる。

タイミング信号生成部２５はプログラマブル遅延素子２６のタイミングでタイミング信号Ｑの出力を行っており、タイミングエッジ信号ＴＥにΔＴｃｒｓの遅延を持たせることで、タイミング信号Ｑのタイミングも補正される。そして、ドライバ３１はタイミング信号Ｑに基づいて試験信号Ｓを出力していることから、ドライバ３１のタイミングに補正データΔＴｃｒｓの補正を行うことができるようになる。つまり、ＤＵＴを基準としてドライバ３１のタイミング調整が可能になる。これにより、極めて高精度な調整を行うことが可能になる。

テストユニット１にはＫ個のドライバピンブロック１４、そして各ドライバピンブロック１４にはＮ個のドライバ３１が備えられており、補正データΔＴｃｒｓはドライバ３１毎に記憶されている。よって、ドライバ３１毎にタイミング補正部２３がタイミングエッジ信号ＴＥの出力タイミングを遅延させることで、運用段階で格別な処理を行うことなく、自動的にドライバ３１の調整を行うことができるようになる。

次に、図４を用いて、変形例１について説明する。前述した実施形態の例では、伝播時間計測ユニット２にオシロスコープ４３を用いていたが、本変形例では伝播時間計測ユニット２に差分検出部５０を持たせる。つまり、伝播時間計測ユニット２はリレー回路５１とリレー制御回路５２と差分検出部５０とを備えて概略構成している。

リレー回路５１はドライバ３１−１〜３１−Ｎとの間および基準信号発生部１６との間をオンとオフとに切り替えるためのスイッチを複数有している。リレー回路５１の制御はリレー制御回路５２によりされており、リレー制御回路５２はバス４を介して接続されるコンピュータ３により制御されている。そして、リレー制御回路５２は試験信号Ｓ１〜ＳＮおよび基準信号ＳＳのうち何れか１つのみを出力するようにスイッチ制御を行う。

差分検出部５０はパターン発生部５３とフォーマッタ５４とタイミング発生部５５とドライバコンパレータ５６と判定部５７とを備えて概略構成している。この差分検出部５０は前述した観測時間ｔｓを検出するために設けている。

パターン発生部５３とフォーマッタ５４とタイミング発生部５５と判定部５７と制御部５８とは前述した実施形態と同じ機能を有している。ドライバコンパレータ５６はドライバ５６Ｄとコンパレータ５６Ｃとを有しており、ドライバ５６Ｄは信号（矩形波）を出力し、コンパレータ５６Ｃは信号を入力して、所定の基準電圧と比較する。このとき、伝播時間計測ユニット２には基準クロック発生部が備えられておらず（または備えられていても使用されず）、タイミング発生部５５およびパターン発生部５３はテストユニット１の基準クロック生成部２０が生成した基準クロックを入力して、当該基準クロックで動作を行っている。

本変形例の動作について説明する。まず、リレー回路５１はドライバ３１−１〜３１−Ｎのうち何れか１つ（ドライバ３１−１とする）のみを接続する。また、テストユニット１においては、切り替え部３３のスイッチは全てオフにしておく。この状態で、ドライバ５６Ｄから矩形波を出力させる。このときには、ドライバ５６Ｄとドライバ３１−１との接続のみが確立されていることから、ドライバ５６Ｄから出力された矩形波はドライバ３１−１で反射してコンパレータ５６Ｃに入力される。

コンパレータ５６Ｃに入力された矩形波は所定の基準電圧と比較されて、判定部１５でパスフェイル判定がされる。そして、パスとフェイルとの変化点を求める。これにより、コンパレータ５６Ｃが矩形波を入力したタイミングを認識できる。ドライバ５６Ｄから矩形波を出力したタイミングも認識できているため、矩形波を出力したタイミングと入力したタイミングとの間の時間差が得られる。この時間差のうち片道の時間がドライバコンパレータ５６とドライバ３１−１との間の伝播時間Ｔｄｓになる。

この伝播時間Ｔｄｓはドライバ３１−１についての時間であり、他にドライバ３１−２〜３１−Ｎについても伝播時間Ｔｄｓを求める。このために、リレー回路５１のスイッチを対象となるドライバ３１に接続するように制御する。

次に、リレー制御回路５２はリレー回路５１を制御して、基準信号発生部１６のみを接続するようにする。また、テストユニット１の第１スイッチ部１７が接続ピン４９のみを接続するようにする。これにより、基準信号発生部１６とドライバコンパレータ５６との間の接続が確立される。

この状態で、ドライバ５６Ｄから矩形波を出力させる。この矩形波は基準信号発生部１６で反射してコンパレータ５６Ｃに入力される。そして、前述した場合と同じように、時間差を計測してドライバコンパレータ５６と基準信号発生部１６との間の伝播時間Ｔｄｃａｌを求める。以上により、伝播時間ＴｄｓおよびＴｄｃａｌが得られる。前述した場合と同様に、当該伝播時間ＴｄｓおよびＴｄｃａｌは実施形態と同様に既知の場合は求める必要がない。

そして、第１スイッチ部１７およびリレー回路５１を制御して、基準信号発生部１６とドライバコンパレータ５６との間のみを接続した状態で、基準信号発生部１６から出力させた基準信号ＳＳがコンパレータ５６Ｃに到達するまでに要した時間を観測する。この時間を観測時間ｔｓ０とする。

次に、第１スイッチ部１７と第２スイッチ部１８とリレー回路５１とを制御して、ドライバ３１−１とコンパレータ５６Ｃとのみを接続した状態で、ドライバ３１−１から出力させた試験信号Ｓ１がコンパレータ５６Ｃに到達するまでに要した時間を観測する。この時間を観測時間Ｔｄｃａｌ０とする。

このうち、観測時間Ｔｄｃａｌ０は基準信号発生部１６から出力した基準信号ＳＳを入力したタイミングを示す時間であり、つまりオシロスコープ４３を用いた場合のトリガに相当する。そして、観測時間ｔｓ０は試験信号Ｓ１がコンパレータ５６Ｃに入力されるまでの時間になる。

よって、オシロスコープ４３を用いた場合におけるトリガ入力から波形観測までの時間ｔｓはｔｓ０からＴｄｃａｌ０を減じた時間に相当する。この時間ｔｓは実施形態のオシロスコープ４３の観測時間検出部４７と同じものになる。ただし、テストユニット１と伝播時間計測ユニット２とは別個独立のユニットであり、動作タイミングが異なる。この動作タイミングの時間差をＴ０とすると、ｔｓ０およびＴｄｃａｌ０はそれぞれ時間差Ｔ０を含有した状態になる。

ここで、伝播時間計測ユニット２はテストユニット１の基準クロック生成部２０が生成したタイミングで動作を行っている。従って、時間差Ｔ０を生じているものの、この時間差Ｔ０は一定になる。よって、この時間差Ｔ０を反映させた状態での時間ｔｓは、「ｔｓ＝（ｔｓ０＋Ｔ０）−（Ｔｄｃａｌ０＋Ｔ０）」になり、「ｔｓ＝ｔｓ０−Ｔｄｃａｌ０」になる。つまり、時間差Ｔ０は観測時間ｔｓの観点からは影響を与えないことになる。これは、テストユニット１と伝播時間計測ユニット２とを同じクロックで動作させているためである。

以上のような観測時間ｔｓの検出は、差分検出部５０の制御部５８が行っており、ｔｓ０からＴｄｃａｌ０を減じた時間を観測時間ｔｓとしてバス４を介してコンピュータ３に出力している。

従って、観測時間ｔｓを計測する手法としては、前述した実施形態のようにオシロスコープ４３を用いる手法の他に、本変形例のようにドライバコンパレータ５６を用いる手法を適用することもできる。オシロスコープ４３は装置構成が大型且つ複雑な装置であり、ドライバコンパレータ５６を用いることにより装置構成を小型且つ単純な構成とすることができる。

一方、本変形例のようにドライバコンパレータ５６を用いるような場合には、ｔｓ０とＴｄｃａｌ０との２回の波形観測を行い、両者を減算処理しなければならない。オシロスコープ４３の場合には、基準信号ＳＳをトリガとして波形観測を行い、試験信号Ｓの波形が入力されるまでの時間を観測すればよいため、２回の波形観測ではなく１回の波形観測で観測時間ｔｓが得られるようになる、という有利な効果がある。

以上のように、ドライバコンパレータ５６を用いることで、観測時間ｔｓが得られる。伝播時間Ｔｄｓｍ、Ｔｄｃａｌ、Ｔｃｍｐは既に求められているため、観測時間ｔｓが得られることで、コンピュータ３は伝播時間Ｔｅｒｃｄを算出できる。そして、この伝播時間Ｔｅｒｃｄに基づいて補正データΔＴｃｒｓを生成して、不揮発性メモリ２２に記憶させる。そして、実際にＤＵＴの試験を行う運用段階においては、実施形態と同様に、ドライバ３１のタイミングを補正データΔＴｃｒｓに基づいて補正する。

次に、図５を用いて変形例２について説明する。変形例２では、２つのテストユニット１Ａおよび１Ｂを用いている。このうち、テストユニット１Ｂは既にタイミングの補正が行われているタイミング調整済みのテストユニットであるものとする。そして、このテストユニット１Ｂは伝播時間計測ユニット２としての役割を果たす。一方、テストユニット１Ａはタイミング調整が行われる被補正ユニットであり、タイミング未調整のテストユニットになる。

テストユニット１Ｂにはドライバピンブロック１４が設けられており、ドライバピンブロック１４のドライバ３１と調整コンパレータ３２とは既にタイミング調整済みである。よって、ドライバ３１が変形例１におけるドライバ５６Ｄの役割を発揮し、調整コンパレータ３２が変形例１におけるコンパレータ５６Ｃの役割を発揮する。

つまり、テストユニット１Ａおよび１Ｂのそれぞれの第２スイッチ部１８および切り替え部３３を制御して、接続関係を確立した上で、タイミング調整済みのテストユニット１Ｂのドライバ３１−１（ドライバ３１−１（Ｂ）とする）からタイミング未調整のテストユニット１Ａのドライバ３１−１（ドライバ３１−１（Ａ）とする）に矩形波を出力して、反射波をテストユニット１Ｂの調整コンパレータ３２（調整コンパレータ３２（Ｂ）とする）に入力させる。これにより、調整コンパレータ３２（Ｂ）が所定の基準電圧と比較して、判定部１５がパスフェイル判定を行い、ドライバ３１−１（Ａ）と調整コンパレータ３２（Ｂ）との間の伝播時間Ｔｄｓを求める。

同様に、テストユニット１Ａおよび１Ｂのそれぞれの第２スイッチ部１８および切り替え部３３、テストユニット１Ａの第１スイッチ部１７を制御して接続関係を確立した上で、ドライバ３１−１（Ｂ）からテストユニット１Ａの基準信号発生部１６（基準信号発生部１６（Ａ）とする）に矩形波を出力して、その反射波を調整コンパレータ３２（Ｂ）に入力させることで、基準信号発生部１６（Ａ）と調整コンパレータ３２（Ｂ）との間の伝播時間Ｔｄｃａｌを求める。

次に、ドライバ３１−１（Ａ）から調整コンパレータ３２（Ｂ）に試験信号Ｓ１が入力されるように接続関係を確立した上で、試験信号Ｓ１が観測されるまでの観測時間ｔｓ０を観測する。そして、基準信号発生部１６（Ａ）と調整コンパレータ３２（Ｂ）との接続関係を確立した上で、基準信号ＳＳが観測されるまでの観測時間Ｔｄｃａｌ０を観測する。

そして、テストユニット１Ｂの制御部１９（Ｂ）は、観測時間ｔｓを算出するために、「ｔｓ＝（ｔｓ０＋Ｔ０）−（Ｔｄｃａｌ０＋Ｔ０）＝ｔｓ０−Ｔｃａｌ０」の演算を行い、バス４を介してコンピュータ３に観測時間ｔｓを出力する。コンピュータ３は他にＴｄｓ、Ｔｄｃａｌ、Ｔｃｍｐを得ていることから、伝播時間Ｔｅｒｃｄを求め、この伝播時間Ｔｅｒｃｄに基づいて、補正データΔＴｃｒｓを不揮発性メモリ２２に記憶させる。実際にＤＵＴの試験を行うときのタイミング補正は前述してきた例と同じである。

本変形例では、タイミング調整済みのテストユニット１Ｂを用いて、未調整のテストユニット１Ａのタイミング調整を行っている。これにより、実施形態で説明したオシロスコープ４３や変形例１で説明したタイミング補正専用の伝播時間計測ユニット２を用いる必要がない。つまり、テストユニット１のパターン発生部１１、フォーマッタ１２、タイミング発生部１３、判定部１５、制御部１９、ドライバ３１、調整コンパレータ３２が差分検出部としての機能を果たしていることになる。

これにより、ＤＵＴの試験を行うためのテストユニット１を伝播時間計測ユニット２として利用することができる。つまり、テストユニット１にＤＵＴの試験を行う機能と伝播時間計測ユニット２の機能と２つの機能を共用させることができるようになり、構成の大幅な単純化および小型化が可能になる。

１ テストユニット ２ 伝播時間計測ユニット
３ コンピュータ ４ バス
１１ パターン発生部 １２ フォーマッタ
１３ タイミング発生部 １４ ドライバピンブロック
１５ 判定部 １６ 基準信号発生部
１７ 第１スイッチ部 １８ 第２スイッチ部
１９ 制御部 ２０ 基準クロック生成部
２１ 接続ピン ２２ 不揮発性メモリ
２３ タイミング補正部 ２４ ＴＤＲ測定部
３１ ドライバ ３２ 調整コンパレータ
３３ 切り替え部 ３４ 基準信号入力端
４７ 観測時間検出部 ５０ 差分検出部
５６ ドライバコンパレータ

Claims (5)

1. 被試験デバイスに試験信号を印加するために設けた１または複数のドライバと当該ドライバから出力される試験信号を入力して前記ドライバのタイミング調整を行う調整用コンパレータと前記タイミング調整のための基準信号を発生する基準信号発生部とを有するテストユニットを備えた半導体試験装置であって、
   前記被試験デバイスが接続される接続ピンに着脱可能に接続され、前記ドライバから出力される試験信号の伝播時間と前記基準信号発生部から出力される基準信号の伝播時間との差分を計測する伝播時間計測部と、
   前記テストユニットに備えられ、前記差分に基づいて前記ドライバの出力タイミングの補正を行うタイミング補正部と、
   を備えたことを特徴とする半導体試験装置。
2. 前記テストユニットは前記差分を補正データとして記憶する記憶する不揮発性メモリを備え、
   前記タイミング補正部は前記不揮発性メモリに記憶されている前記補正データに基づいて前記ドライバの出力タイミングを補正すること
   を特徴とする請求項１記載の半導体試験装置。
3. 前記伝播時間計測部は、
   前記基準信号発生部から出力される基準信号をトリガとして、前記ドライバから出力される試験信号の波形を観測するまでの時間を前記差分として検出する波形観測部を備えたこと
   を特徴とする請求項１記載の半導体試験装置。
4. 前記伝播時間計測部は、
   前記ドライバに接続される経路と前記基準信号発生部に接続される経路とのうち何れか一方のみを接続するように切り替えるリレー回路と、
   前記テストユニットの動作クロックで動作を行い、前記ドライバから出力される試験信号の伝播時間と前記基準信号発生部から出力される基準信号の伝播時間との差分を検出する差分検出部と、
   を備えことを特徴とする請求項１記載の半導体試験装置。
5. 前記伝播時間計測部はタイミング調整済みのテストユニットであり、このタイミング調整済みのテストユニットは、
   タイミング調整を行っていないタイミング未調整のテストユニットのドライバに接続される経路と基準信号発生部に接続される経路とのうち何れか一方のみを接続するように切り替える切り替え部と、
   前記タイミング未調整のテストユニットの動作クロックで動作を行い、このタイミング未調整のテストユニットのドライバから出力される試験信号の伝播時間と基準信号発生部から出力される基準信号の伝播時間との差分を検出する差分検出部と、
   を備えていることを特徴とする請求項１記載の半導体試験装置。

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