JP2001215261A - 半導体デバイス試験装置のタイミング校正装置 - Google Patents
半導体デバイス試験装置のタイミング校正装置Info
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- JP2001215261A JP2001215261A JP2000026456A JP2000026456A JP2001215261A JP 2001215261 A JP2001215261 A JP 2001215261A JP 2000026456 A JP2000026456 A JP 2000026456A JP 2000026456 A JP2000026456 A JP 2000026456A JP 2001215261 A JP2001215261 A JP 2001215261A
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Abstract
(57)【要約】
【課題】 タイミング校正用の補助信号線路の伝搬遅延
時間を精度よく測定する。 【解決手段】 試験パターン信号をドライバを通じて被
試験デバイスに印加する複数の信号伝送路と、この複数
の信号伝送路に対して選択的に接続され被試験デバイス
の端子で反射する反射信号を取り出す補助信号線路と、
この補助信号線路に選択的に接続され、補助信号線路を
通じて反射波を取り込む比較器と、比較器に取り込んだ
信号が供給されてパルスを出力するパルス発生器と、パ
ルス発生器が出力するパルスを比較器の入力端子に供給
し、比較器とパルス発生器とから成る第１ループ発振回
路を構成するスイッチと、この第１ループ発振回路に補
助信号線路を接続し、この補助信号線路を往復する信号
伝搬時間を加えた第２ループ発振周波数を計測する周波
数カウンタと、によって構成した。
時間を精度よく測定する。 【解決手段】 試験パターン信号をドライバを通じて被
試験デバイスに印加する複数の信号伝送路と、この複数
の信号伝送路に対して選択的に接続され被試験デバイス
の端子で反射する反射信号を取り出す補助信号線路と、
この補助信号線路に選択的に接続され、補助信号線路を
通じて反射波を取り込む比較器と、比較器に取り込んだ
信号が供給されてパルスを出力するパルス発生器と、パ
ルス発生器が出力するパルスを比較器の入力端子に供給
し、比較器とパルス発生器とから成る第１ループ発振回
路を構成するスイッチと、この第１ループ発振回路に補
助信号線路を接続し、この補助信号線路を往復する信号
伝搬時間を加えた第２ループ発振周波数を計測する周波
数カウンタと、によって構成した。
Description
【０００１】
【発明の属する技術分野】この発明は各種の半導体デバ
イスを試験する半導体デバイス試験装置のタイミング校
正装置に関する。
イスを試験する半導体デバイス試験装置のタイミング校
正装置に関する。
【０００２】
【従来の技術】図４に半導体デバイス試験装置の概略の
構成を示す。図中ＴＥＳは半導体デバイス試験装置の全
体を示す。半導体デバイス試験装置ＴＥＳは主制御器１
１と、パターン発生器１２、タイミング発生器１３、波
形フォーマッタ１４、論理比較器１５、ドライバ１６、
アナログ比較器１７、不良解析メモリ１８、論理振幅基
準電圧源２１、比較基準電圧源２２、デバイス電源２３
等により構成される。
構成を示す。図中ＴＥＳは半導体デバイス試験装置の全
体を示す。半導体デバイス試験装置ＴＥＳは主制御器１
１と、パターン発生器１２、タイミング発生器１３、波
形フォーマッタ１４、論理比較器１５、ドライバ１６、
アナログ比較器１７、不良解析メモリ１８、論理振幅基
準電圧源２１、比較基準電圧源２２、デバイス電源２３
等により構成される。
【０００３】主制御器１１は一般にコンピュータシステ
ムによって構成され、利用者が作製した試験プログラム
に従って主にパターン発生器１２とタイミング発生器１
３を制御し、パターン発生器１２から試験パターンデー
タを発生させ、この試験パターンデータを波形フォーマ
ッタ１４で実波形を持つ試験パターン信号に変換し、こ
の試験パターン信号を論理振幅基準電圧源２１で設定し
た振幅値を持った波形に電圧増幅するドライバ１６を通
じて被試験デバイス１９に印加し記憶させる。
ムによって構成され、利用者が作製した試験プログラム
に従って主にパターン発生器１２とタイミング発生器１
３を制御し、パターン発生器１２から試験パターンデー
タを発生させ、この試験パターンデータを波形フォーマ
ッタ１４で実波形を持つ試験パターン信号に変換し、こ
の試験パターン信号を論理振幅基準電圧源２１で設定し
た振幅値を持った波形に電圧増幅するドライバ１６を通
じて被試験デバイス１９に印加し記憶させる。
【０００４】被試験デバイス１９から読み出した応答信
号はアナログ比較器１７で比較基準電圧源２２から与え
られる基準電圧と比較し、所定の論理レベル（Ｈ論理の
電圧、Ｌ論理の電圧）を持っているか否かを判定し、所
定の論理レベルを持っていると判定した信号は論理比較
器１５でパターン発生器１２から出力される期待値と比
較し、期待値と不一致が発生した場合は、その読み出し
たアドレスのメモリセルに不良があるものと判定し、不
良発生毎に不良解析メモリ１８に不良アドレスを記憶
し、試験終了時点で例えば不良セルの救済が可能か否か
を判定する。
号はアナログ比較器１７で比較基準電圧源２２から与え
られる基準電圧と比較し、所定の論理レベル（Ｈ論理の
電圧、Ｌ論理の電圧）を持っているか否かを判定し、所
定の論理レベルを持っていると判定した信号は論理比較
器１５でパターン発生器１２から出力される期待値と比
較し、期待値と不一致が発生した場合は、その読み出し
たアドレスのメモリセルに不良があるものと判定し、不
良発生毎に不良解析メモリ１８に不良アドレスを記憶
し、試験終了時点で例えば不良セルの救済が可能か否か
を判定する。
【０００５】ここで、タイミング発生器１３は被試験デ
バイス１９に与える試験パターン信号の波形の立上がり
のタイミング及び立下りのタイミングを規定するタイミ
ングと、論理比較器１５で論理比較のタイミングを規定
するストローブパルスのタイミングを発生する。これら
の各タイミングは利用者が作製した試験プログラムに記
載され、利用者が意図したタイミングで被試験デバイス
１９を動作させ、またその動作が正常か否かを試験でき
るように構成されている。
バイス１９に与える試験パターン信号の波形の立上がり
のタイミング及び立下りのタイミングを規定するタイミ
ングと、論理比較器１５で論理比較のタイミングを規定
するストローブパルスのタイミングを発生する。これら
の各タイミングは利用者が作製した試験プログラムに記
載され、利用者が意図したタイミングで被試験デバイス
１９を動作させ、またその動作が正常か否かを試験でき
るように構成されている。
【０００６】図４では被試験デバイス１９の一つの端子
に試験パターン信号を印加する部分と、被試験デバイス
１９の一つの端子に出力される信号を論理比較器１５に
取り込む部分の構成を示しているが、実際には被試験デ
バイス１９の各入力端子毎にドライバ１６が設けられ、
また出力端子毎にアナログ比較器１７が設けられる。被
試験デバイス１９の端子が出力兼入力端子の場合はドラ
イバ１６の出力端子にアナログ比較器１７の入力端子が
接続され、１本の信号線を入力と出力に兼用する構成が
採られる。
に試験パターン信号を印加する部分と、被試験デバイス
１９の一つの端子に出力される信号を論理比較器１５に
取り込む部分の構成を示しているが、実際には被試験デ
バイス１９の各入力端子毎にドライバ１６が設けられ、
また出力端子毎にアナログ比較器１７が設けられる。被
試験デバイス１９の端子が出力兼入力端子の場合はドラ
イバ１６の出力端子にアナログ比較器１７の入力端子が
接続され、１本の信号線を入力と出力に兼用する構成が
採られる。
【０００７】ドライバ１６と被試験デバイス１９の各端
子までの信号伝搬時間及び被試験デバイス１９の各端子
からアナログ比較器１７までの信号伝搬時間は各チャン
ネル毎に同一に揃えられている必要がある。この調整を
タイミング校正と称し、波形フォーマッタ１４に備えら
れている可変遅延回路の遅延時間を調整してタイミング
校正が行なわれる。従って、従来より半導体デバイス試
験装置にはタイミング校正装置が付設されている。
子までの信号伝搬時間及び被試験デバイス１９の各端子
からアナログ比較器１７までの信号伝搬時間は各チャン
ネル毎に同一に揃えられている必要がある。この調整を
タイミング校正と称し、波形フォーマッタ１４に備えら
れている可変遅延回路の遅延時間を調整してタイミング
校正が行なわれる。従って、従来より半導体デバイス試
験装置にはタイミング校正装置が付設されている。
【０００８】図５を用いて従来のタイミング校正装置を
説明する。図４と対応する部分には同一符号を付して示
す。図５では２チャンネル分の信号伝送路を例示して示
している。従って２台の波形フォーマッタ１４−１と１
４−２にパターン発生器１２から試験パターンデータが
与えられ、またタイミング発生器１３から試験パターン
信号の立上り及び立下りのタイミングが与えられて波形
フォーマッタ１４−１及び１４−２において試験パター
ン信号が生成される。
説明する。図４と対応する部分には同一符号を付して示
す。図５では２チャンネル分の信号伝送路を例示して示
している。従って２台の波形フォーマッタ１４−１と１
４−２にパターン発生器１２から試験パターンデータが
与えられ、またタイミング発生器１３から試験パターン
信号の立上り及び立下りのタイミングが与えられて波形
フォーマッタ１４−１及び１４−２において試験パター
ン信号が生成される。
【０００９】波形フォーマッタ１４−１と１４−２で生
成された試験パターン信号はドライバ１６ー１及び１６
−２とリレー接点Ｒ１−１及びＲ２−１を通じて信号伝
送路ＬＩＮ１とＬＩＮ２に供給され、信号伝送路ＬＩＮ
１とＬＩＮ２を通じて被試験デバイス１９の各端子に印
加される。２４はタイミング校正装置を示す。タイミン
グ校正装置２４は信号伝送路ＬＩＮ１とＬＩＮ２にリレ
ー接点Ｒ１−２とＲ２−２によって選択的に接続される
補助信号線路Ｍ１，Ｍ２と、この補助信号線路Ｍ１，Ｍ
２に選択的に接続され、被試験デバイス１９の端子（タ
イミング校正時は被試験デバイス１９を除去しＩＣソケ
ットのみの状態にする）から反射して戻って来る反射信
号を取り込むアナログ比較器１７と、このアナログ比較
器１７で取り込んだ信号を期待値と比較する論理比較器
１５と、補助信号線路Ｍ１，Ｍ２に校正パルスを供給す
るドライバ１６−３と、このドライバ１６−３の出力を
切換スイッチＲ３に選択的に供給するリレー接点Ｒ４と
によって構成される。
成された試験パターン信号はドライバ１６ー１及び１６
−２とリレー接点Ｒ１−１及びＲ２−１を通じて信号伝
送路ＬＩＮ１とＬＩＮ２に供給され、信号伝送路ＬＩＮ
１とＬＩＮ２を通じて被試験デバイス１９の各端子に印
加される。２４はタイミング校正装置を示す。タイミン
グ校正装置２４は信号伝送路ＬＩＮ１とＬＩＮ２にリレ
ー接点Ｒ１−２とＲ２−２によって選択的に接続される
補助信号線路Ｍ１，Ｍ２と、この補助信号線路Ｍ１，Ｍ
２に選択的に接続され、被試験デバイス１９の端子（タ
イミング校正時は被試験デバイス１９を除去しＩＣソケ
ットのみの状態にする）から反射して戻って来る反射信
号を取り込むアナログ比較器１７と、このアナログ比較
器１７で取り込んだ信号を期待値と比較する論理比較器
１５と、補助信号線路Ｍ１，Ｍ２に校正パルスを供給す
るドライバ１６−３と、このドライバ１６−３の出力を
切換スイッチＲ３に選択的に供給するリレー接点Ｒ４と
によって構成される。
【００１０】信号伝送路ＬＩＮ１の信号伝搬時間を測定
する方法を説明する。この場合にはリレー接点Ｒ１−１
とＲ１−２をオンにし、切換スイッチＲ３を接点１に接
触させる。リレー接点Ｒ４をオフとし、波形フォーマッ
タ１４−１からタイミング校正用として試験パターン信
号（図６Ｂ）を出力させる。試験パターン信号の発生タ
イミングＴ１は各テストサイクルの開始のタイミングＴ
０から設定した時間（既知の値）に規定される。
する方法を説明する。この場合にはリレー接点Ｒ１−１
とＲ１−２をオンにし、切換スイッチＲ３を接点１に接
触させる。リレー接点Ｒ４をオフとし、波形フォーマッ
タ１４−１からタイミング校正用として試験パターン信
号（図６Ｂ）を出力させる。試験パターン信号の発生タ
イミングＴ１は各テストサイクルの開始のタイミングＴ
０から設定した時間（既知の値）に規定される。
【００１１】既知のタイミングＴ１で立上がった校正用
の試験パターン信号はドライバ１６−１と信号伝送路Ｌ
ＩＮ１を通じて被試験デバイス１９を装着しているＩＣ
ソケットの端子に印加される。タイミング校正モードで
は被試験デバイス１９はＩＣソケットから除去してお
く。これにより試験パターン信号はＩＣソケットの端子
の位置で全反射し、信号伝送路ＬＩＮ１を逆走し、更に
は補助信号線路Ｍ１を通じてアナログ比較器１７に入力
される。
の試験パターン信号はドライバ１６−１と信号伝送路Ｌ
ＩＮ１を通じて被試験デバイス１９を装着しているＩＣ
ソケットの端子に印加される。タイミング校正モードで
は被試験デバイス１９はＩＣソケットから除去してお
く。これにより試験パターン信号はＩＣソケットの端子
の位置で全反射し、信号伝送路ＬＩＮ１を逆走し、更に
は補助信号線路Ｍ１を通じてアナログ比較器１７に入力
される。
【００１２】アナログ比較器１７の入力にはドライバ１
６−１から出力された直接波が入力されているから、反
射波ＴＸは直接波の上に重畳し、図６Ｄに示す３値の値
を持つ波形となる。アナログ比較器１７の比較レベルを
反射波ＴＸのレベルの中間値付近に設定することによ
り、アナログ比較器１７の出力は反射波ＴＸの入来のタ
イミングで反転する。つまり、アナログ比較器１７の出
力は図６Ｅに示すパルスＰＥを出力する。
６−１から出力された直接波が入力されているから、反
射波ＴＸは直接波の上に重畳し、図６Ｄに示す３値の値
を持つ波形となる。アナログ比較器１７の比較レベルを
反射波ＴＸのレベルの中間値付近に設定することによ
り、アナログ比較器１７の出力は反射波ＴＸの入来のタ
イミングで反転する。つまり、アナログ比較器１７の出
力は図６Ｅに示すパルスＰＥを出力する。
【００１３】このパルスＰＥの立上りのタイミングを論
理比較器１５に入力するストローブパルスＳＴＢのタイ
ミングによって測定する。つまりタイミング発生器１３
は図６Ｆに示すように、テストサイクルの初期位相位置
Ｔ０からわずかずつ例えば２０ｐｓ（ピコ秒）程度ずつ
遅れ方向に位相が順次シフトされるストローブパルスＳ
ＴＢを出力する。このストローブパルスＳＴＢの印加タ
イミングがパルスＰＥの立上りより遅れ位相になると、
ストローブパルスＳＴＢはパルスＰＥのＨ論理を打ち抜
く。この結果論理比較器１５の出力がＬ論理からＨ論理
に反転した時点で、そのストローブパルスＳＴＢの発生
タイミングによりドライバ１６からＩＣソケット、ＩＣ
ソケットからアナログ比較器１７に致る信号伝送路の遅
延時を計測することができる。
理比較器１５に入力するストローブパルスＳＴＢのタイ
ミングによって測定する。つまりタイミング発生器１３
は図６Ｆに示すように、テストサイクルの初期位相位置
Ｔ０からわずかずつ例えば２０ｐｓ（ピコ秒）程度ずつ
遅れ方向に位相が順次シフトされるストローブパルスＳ
ＴＢを出力する。このストローブパルスＳＴＢの印加タ
イミングがパルスＰＥの立上りより遅れ位相になると、
ストローブパルスＳＴＢはパルスＰＥのＨ論理を打ち抜
く。この結果論理比較器１５の出力がＬ論理からＨ論理
に反転した時点で、そのストローブパルスＳＴＢの発生
タイミングによりドライバ１６からＩＣソケット、ＩＣ
ソケットからアナログ比較器１７に致る信号伝送路の遅
延時を計測することができる。
【００１４】Ｈ論理を打ち抜いたストローブパルスＳＴ
Ｂの発生タイミングがテストサイクルの初期位相Ｔ０か
らＴ２の時間経過したタイミングであったとすると、Ｔ
２−Ｔ１がドライバ１６−１からＩＣソケットを経由し
てアナログ比較器１７までの経路の信号伝搬時間とな
る。ここで補助信号線路Ｍ１とＭ２の信号伝搬時間が既
知であればドライバ１６−１及び１６−２とＩＣソケッ
トまでの間の信号伝搬時間を求めることができる。補助
信号線路Ｍ１とＭ２の信号伝搬時間を計測するために、
タイミング校正装置２４が設けられている。タイミング
校正装置２４はこの例ではドライバ１６−３とリレー接
点Ｒ４と論理比較器１５、タイミング発生器１３とによ
って構成した場合を示す。
Ｂの発生タイミングがテストサイクルの初期位相Ｔ０か
らＴ２の時間経過したタイミングであったとすると、Ｔ
２−Ｔ１がドライバ１６−１からＩＣソケットを経由し
てアナログ比較器１７までの経路の信号伝搬時間とな
る。ここで補助信号線路Ｍ１とＭ２の信号伝搬時間が既
知であればドライバ１６−１及び１６−２とＩＣソケッ
トまでの間の信号伝搬時間を求めることができる。補助
信号線路Ｍ１とＭ２の信号伝搬時間を計測するために、
タイミング校正装置２４が設けられている。タイミング
校正装置２４はこの例ではドライバ１６−３とリレー接
点Ｒ４と論理比較器１５、タイミング発生器１３とによ
って構成した場合を示す。
【００１５】リレー接点Ｒ４をオンとし、切換スイッチ
Ｒ３を接点１に接触させる。更にリレー接点Ｒ１−２，
Ｒ２−２をオフに設定する。この状態でタイミング発生
器１３から校正用のタイミング信号を出力する。このタ
イミング信号がドライバ１６−３を通じてアナログコン
パレータ１７の入力端子に印加され、更に補助信号線路
Ｍ１を通じてリレー接点Ｒ１−２に到来する。リレー接
点Ｒ１−２はオフの状態にあるから、この部分で反射
し、反射したタイミング信号は補助信号線路Ｍ１を逆走
し、アナログ比較器１７に入力される。
Ｒ３を接点１に接触させる。更にリレー接点Ｒ１−２，
Ｒ２−２をオフに設定する。この状態でタイミング発生
器１３から校正用のタイミング信号を出力する。このタ
イミング信号がドライバ１６−３を通じてアナログコン
パレータ１７の入力端子に印加され、更に補助信号線路
Ｍ１を通じてリレー接点Ｒ１−２に到来する。リレー接
点Ｒ１−２はオフの状態にあるから、この部分で反射
し、反射したタイミング信号は補助信号線路Ｍ１を逆走
し、アナログ比較器１７に入力される。
【００１６】アナログ比較器１７の入力にはドライバ１
６−３が出力した直接波が存在するから、この場合もこ
の直接波の上に反射波ＴＸが重畳することになる（図７
Ｃ参照）。アナログ比較器１７の比較レベルを反射波Ｔ
Ｘの振幅の中間値に設定することにより、アナログ比較
器１７は図７Ｄに示すパルスＰＤを出力する。このパル
スＰＤの立上りのタイミングをストローブパルスＳＴＢ
のタイミングサーチ動作により計測する。ストローブパ
ルスＳＴＢのタイミングサーチ動作により各テストサイ
クルの初期位相Ｔ０からＴ３（図７Ｅ参照）の時間が求
められる。先に計測した計測結果（Ｔ２−Ｔ１）から更
にＴ３を差し引き、これを１／２することにより１／２
｛（Ｔ２−Ｔ１）−Ｔ３｝、ドライバ１６−１及び１６
−２とＩＣソケットとの間の信号伝搬時間を求めること
ができる。補助信号線路Ｍ１とＭ２の信号伝搬時間の差
は両者の長さの差等により発生する。
６−３が出力した直接波が存在するから、この場合もこ
の直接波の上に反射波ＴＸが重畳することになる（図７
Ｃ参照）。アナログ比較器１７の比較レベルを反射波Ｔ
Ｘの振幅の中間値に設定することにより、アナログ比較
器１７は図７Ｄに示すパルスＰＤを出力する。このパル
スＰＤの立上りのタイミングをストローブパルスＳＴＢ
のタイミングサーチ動作により計測する。ストローブパ
ルスＳＴＢのタイミングサーチ動作により各テストサイ
クルの初期位相Ｔ０からＴ３（図７Ｅ参照）の時間が求
められる。先に計測した計測結果（Ｔ２−Ｔ１）から更
にＴ３を差し引き、これを１／２することにより１／２
｛（Ｔ２−Ｔ１）−Ｔ３｝、ドライバ１６−１及び１６
−２とＩＣソケットとの間の信号伝搬時間を求めること
ができる。補助信号線路Ｍ１とＭ２の信号伝搬時間の差
は両者の長さの差等により発生する。
【００１７】
【発明が解決しようとする課題】上述した従来のタイミ
ング校正方法では信号伝送路ＬＩＮ１，ＬＩＮ２の伝搬
遅延時間及び補助信号線路Ｍ１，Ｍ２の伝搬遅延時間を
計測する手段としてストローブパルスＳＴＢを用いたか
ら、測定可能な分解能はストローブパルスＳＴＢの分解
能で決定される。ストローブパルスＳＴＢの１シフト量
が例えば２０ｐｓ（ピコ秒）程度であり、この分解能よ
り精度よく測定することはできない。
ング校正方法では信号伝送路ＬＩＮ１，ＬＩＮ２の伝搬
遅延時間及び補助信号線路Ｍ１，Ｍ２の伝搬遅延時間を
計測する手段としてストローブパルスＳＴＢを用いたか
ら、測定可能な分解能はストローブパルスＳＴＢの分解
能で決定される。ストローブパルスＳＴＢの１シフト量
が例えば２０ｐｓ（ピコ秒）程度であり、この分解能よ
り精度よく測定することはできない。
【００１８】更に、ストローブパルスＳＴＢの実際に出
力されるタイミングには図８に示すように、予定した直
線性の分解能より実際の直線性は非直線誤差を含む場合
が多い。このような理由から、従来のタイミング校正装
置２４は測定精度をストローブパルスのシフト間隔より
高分解能で測定することができない不都合を具備してい
る。
力されるタイミングには図８に示すように、予定した直
線性の分解能より実際の直線性は非直線誤差を含む場合
が多い。このような理由から、従来のタイミング校正装
置２４は測定精度をストローブパルスのシフト間隔より
高分解能で測定することができない不都合を具備してい
る。
【００１９】この発明の目的はストローブパルスによる
時間の計測結果より分解能をよく計測することができる
タイミング校正装置を提案するものである。
時間の計測結果より分解能をよく計測することができる
タイミング校正装置を提案するものである。
【００２０】
【課題を解決するための手段】この発明の請求項１では
波形フォーマッタで生成した試験パターン信号をドライ
バを通じて被試験デバイスに印加する複数の信号伝送路
と、この複数の信号伝送路に対して選択的に接続され被
試験デバイスの端子で反射する反射信号を取り出すため
の複数の補助信号線路と、この複数の補助信号線路に選
択的に接続され、これらの補助信号線路を通じて取り出
される反射信号を取り込む比較器と、この比較器に取り
込んだ信号が供給され、この信号の入力に同期してパル
スを出力するパルス発生器と、このパルス発生器が出力
するパルスを比較器の入力端子に選択的に供給し、比較
器とパルス発生器とから成るループ発振回路を構成する
スイッチと、このスイッチによってループ発振回路が構
成された状態の第１ループ発振周波数及びこのループ発
振回路に補助信号線路を接続し、この補助信号線路を往
復する信号伝搬時間を加えた第２ループ発振周波数を計
測する周波数カウンタと、によって構成した半導体デバ
イス試験装置のタイミング校正装置を提案するものであ
る。
波形フォーマッタで生成した試験パターン信号をドライ
バを通じて被試験デバイスに印加する複数の信号伝送路
と、この複数の信号伝送路に対して選択的に接続され被
試験デバイスの端子で反射する反射信号を取り出すため
の複数の補助信号線路と、この複数の補助信号線路に選
択的に接続され、これらの補助信号線路を通じて取り出
される反射信号を取り込む比較器と、この比較器に取り
込んだ信号が供給され、この信号の入力に同期してパル
スを出力するパルス発生器と、このパルス発生器が出力
するパルスを比較器の入力端子に選択的に供給し、比較
器とパルス発生器とから成るループ発振回路を構成する
スイッチと、このスイッチによってループ発振回路が構
成された状態の第１ループ発振周波数及びこのループ発
振回路に補助信号線路を接続し、この補助信号線路を往
復する信号伝搬時間を加えた第２ループ発振周波数を計
測する周波数カウンタと、によって構成した半導体デバ
イス試験装置のタイミング校正装置を提案するものであ
る。
【００２１】この発明の請求項２では請求項１記載の半
導体試験装置のタイミング校正装置において、第１ルー
プ発振回路と第２ループ発振回路の切換は比較器に設定
する比較レベルに対応して切換る構成とした半導体デバ
イス試験装置のタイミング校正装置を提案するものであ
る。
導体試験装置のタイミング校正装置において、第１ルー
プ発振回路と第２ループ発振回路の切換は比較器に設定
する比較レベルに対応して切換る構成とした半導体デバ
イス試験装置のタイミング校正装置を提案するものであ
る。
【００２２】
【作用】この発明によるタイミング校正装置によれば補
助信号線路の伝搬遅延時間を測定するためのループ発振
周波数を周波数カウンタによって測定する方法を採るか
ら、ループ発振周波数を測定する周波数カウンタの精度
はストローブパルスのシフト量と比較して高い精度を維
持する。従って補助信号線路Ｍ１，Ｍ２の伝搬遅延時間
を精度よく測定することができるため、結果として信号
伝送路ＬＩＮ１とＬＩＮ２の測定精度も向上できる利点
が得られる。
助信号線路の伝搬遅延時間を測定するためのループ発振
周波数を周波数カウンタによって測定する方法を採るか
ら、ループ発振周波数を測定する周波数カウンタの精度
はストローブパルスのシフト量と比較して高い精度を維
持する。従って補助信号線路Ｍ１，Ｍ２の伝搬遅延時間
を精度よく測定することができるため、結果として信号
伝送路ＬＩＮ１とＬＩＮ２の測定精度も向上できる利点
が得られる。
【００２３】
【発明の実施の形態】図１にこの発明による半導体デバ
イス試験装置のタイミング校正装置の一実施例を示す。
図５と対応する部分には同一符号を付して示す。この発
明ではタイミング発生器２４にパルス発生器３０と周波
数カウンタ３１を設ける。パルス発生器３０は入力端子
を具備し、この入力端子にアナログ比較器１７からこの
パルスが入力されると出力端子にパルスを出力する動作
を呈する。
イス試験装置のタイミング校正装置の一実施例を示す。
図５と対応する部分には同一符号を付して示す。この発
明ではタイミング発生器２４にパルス発生器３０と周波
数カウンタ３１を設ける。パルス発生器３０は入力端子
を具備し、この入力端子にアナログ比較器１７からこの
パルスが入力されると出力端子にパルスを出力する動作
を呈する。
【００２４】パルス発生器３０が出力したパルスはドラ
イバ１６−３とスイッチＲ４を通じてアナログ比較器１
７の入力端子に供給される。つまり、スイッチＲ４をオ
ンの状態に設定し、アナログ比較器１７の比較レベルを
図２Ｃに示すようにドライバ１６−３から出力される直
接波の振幅の中間付近に設定することにより、パルス発
生器３０−ドライバ１６−３−アナログ比較器１７−パ
ルス発生器３０から成る第１ループ発振回路Ｌ１が形成
される。
イバ１６−３とスイッチＲ４を通じてアナログ比較器１
７の入力端子に供給される。つまり、スイッチＲ４をオ
ンの状態に設定し、アナログ比較器１７の比較レベルを
図２Ｃに示すようにドライバ１６−３から出力される直
接波の振幅の中間付近に設定することにより、パルス発
生器３０−ドライバ１６−３−アナログ比較器１７−パ
ルス発生器３０から成る第１ループ発振回路Ｌ１が形成
される。
【００２５】一方、切換スイッチＲ３を接点１又は２に
接続し、スイッチＲ４をオンに維持した状態でアナログ
比較器１７の比較レベルを図３Ｃに示す反射波ＴＸの振
幅の中間に設定すると、アナログ比較器１７は図３Ｄに
示すように反射波ＴＸが到来するとパルスＰＤを出力す
る。つまり、この状態ではパルス発生器３０−ドライバ
１６−３−スイッチＲ４−切換スイッチＲ３−接点１−
補助信号線路Ｍ１−リレー接点Ｒ１−２の固定接点で全
反射（リレー接点Ｒ１−２はオフ）し、再び補助信号線
路Ｍ１を逆走して切換スイッチＲ３に戻り、アナログ比
較器１７からパルス発生器３０に至る第２ループＬ２が
形成される。
接続し、スイッチＲ４をオンに維持した状態でアナログ
比較器１７の比較レベルを図３Ｃに示す反射波ＴＸの振
幅の中間に設定すると、アナログ比較器１７は図３Ｄに
示すように反射波ＴＸが到来するとパルスＰＤを出力す
る。つまり、この状態ではパルス発生器３０−ドライバ
１６−３−スイッチＲ４−切換スイッチＲ３−接点１−
補助信号線路Ｍ１−リレー接点Ｒ１−２の固定接点で全
反射（リレー接点Ｒ１−２はオフ）し、再び補助信号線
路Ｍ１を逆走して切換スイッチＲ３に戻り、アナログ比
較器１７からパルス発生器３０に至る第２ループＬ２が
形成される。
【００２６】第１ループＬ１のループ発振は図２Ｅに示
す周期τ１で与えられ、この周期τ１が第１ループＬ１
の伝搬遅延時間となる。一方第２ループＬ２のループ発
振周期は図３Ｅに示すτ２となる。この遅延時間τ２は
τ２＝τ１＋２ＴＰｄで与えられる。ここで２ＴＰｄと
は第２ループＬ２に含まれる補助信号線路Ｍ１を往復す
る伝搬遅延時間である。これら第１ループＬ１と第２ル
ープＬ２の伝搬遅延時間τ１とτ２は周波数カウンタ３
１で測定する。従ってその測定精度は周波数カウンタの
精度で測定することができる。周波数カウンタの測定精
度は高く、ストローブパルスＳＴＢの１シフト量より高
い分解能で周期τ１とτ２を測定することができる。ま
た切換スイッチＲ３を接点２に接続して同様にループ発
振させることにより補助信号線路Ｍ２のループ発振周期
τ２′を得ることができる。
す周期τ１で与えられ、この周期τ１が第１ループＬ１
の伝搬遅延時間となる。一方第２ループＬ２のループ発
振周期は図３Ｅに示すτ２となる。この遅延時間τ２は
τ２＝τ１＋２ＴＰｄで与えられる。ここで２ＴＰｄと
は第２ループＬ２に含まれる補助信号線路Ｍ１を往復す
る伝搬遅延時間である。これら第１ループＬ１と第２ル
ープＬ２の伝搬遅延時間τ１とτ２は周波数カウンタ３
１で測定する。従ってその測定精度は周波数カウンタの
精度で測定することができる。周波数カウンタの測定精
度は高く、ストローブパルスＳＴＢの１シフト量より高
い分解能で周期τ１とτ２を測定することができる。ま
た切換スイッチＲ３を接点２に接続して同様にループ発
振させることにより補助信号線路Ｍ２のループ発振周期
τ２′を得ることができる。
【００２７】このようにこの発明によればループ発振方
式によって信号路長の伝搬遅延時間を測定するから、信
号路長の長さに比例して周期τ１とτ２が変化する。従
ってより高精度に補助信号線路Ｍ１及びＭ２の伝搬遅延
時間を測定することができる。またストローブパルスの
非直線特性の影響を受けないから更に精度の高い伝搬遅
延時間を測定できる利点が得られる。
式によって信号路長の伝搬遅延時間を測定するから、信
号路長の長さに比例して周期τ１とτ２が変化する。従
ってより高精度に補助信号線路Ｍ１及びＭ２の伝搬遅延
時間を測定することができる。またストローブパルスの
非直線特性の影響を受けないから更に精度の高い伝搬遅
延時間を測定できる利点が得られる。
【００２８】
【発明の効果】以上説明したように、この発明によれば
補助信号線路Ｍ１，Ｍ２の伝搬遅延時間をストローブパ
ルスＳＴＢのタイミングサーチ方式に代えてループ発振
周期を周波数カウンタによって測定する方式で測定した
から周波数カウンタが持つ精度で補助信号線路Ｍ１とＭ
２の伝搬遅延時間を測定することができる。然もストロ
ーブパルスＳＴＢの非直線誤差に影響されずに測定でき
るためより高精度に補助信号線路Ｍ１と，Ｍ２の伝搬遅
延時間を測定することができる。
補助信号線路Ｍ１，Ｍ２の伝搬遅延時間をストローブパ
ルスＳＴＢのタイミングサーチ方式に代えてループ発振
周期を周波数カウンタによって測定する方式で測定した
から周波数カウンタが持つ精度で補助信号線路Ｍ１とＭ
２の伝搬遅延時間を測定することができる。然もストロ
ーブパルスＳＴＢの非直線誤差に影響されずに測定でき
るためより高精度に補助信号線路Ｍ１と，Ｍ２の伝搬遅
延時間を測定することができる。
【００２９】この結果としてこの補助信号線路Ｍ１，Ｍ
２を用いて行なう信号伝送路ＬＩＮ１及びＬＩＮ２のス
キュー調整の精度も向上することができる利点が得られ
る。
２を用いて行なう信号伝送路ＬＩＮ１及びＬＩＮ２のス
キュー調整の精度も向上することができる利点が得られ
る。
【図１】この発明の一実施例を示すブロック図。
【図２】この発明の動作を説明するためのタイミングチ
ャート。
ャート。
【図３】図２と同様のタイミングチャート。
【図４】半導体デバイス試験装置の概要を説明するため
のブロック図。
のブロック図。
【図５】従来のタイミング校正装置を説明するためのブ
ロック図。
ロック図。
【図６】図５の動作を説明するためのタイミングチャー
ト。
ト。
【図７】図６と同様のタイミングチャート。
【図８】図４に示した半導体デバイスに用いられている
ストローブパルスの直線性を説明するためのグラフ。
ストローブパルスの直線性を説明するためのグラフ。
１２ パターン発生器 １３ タイミング発生器 １４−１，１４−２ 波形フォーマッタ １５ 論理比較器 １６−１，１６−２，１６−３ ドライバ １７ アナログ比較器 １９ 被試験デバイス ＬＩＮ１，ＬＩＮ２ 信号伝送路 Ｍ１，Ｍ２ 補助信号線路 Ｒ４ ループ発振回路を構成するためのスイッチ ２４ タイミング校正装置 ３０ パルス発生器 ３１ 周波数カウンタ Ｌ１ 第１ループ発振回路 Ｌ２ 第２ループ発振回路
Claims (2)
- 【請求項１】 Ａ．波形フォーマッタで生成した試験パ
ターン信号をドライバを通じて被試験デバイスに印加す
る複数の信号伝送路と、 Ｂ．この複数の信号伝送路に対して選択的に接続され被
試験デバイスの端子で反射する反射信号を取り出すため
の複数の補助信号線路と、 Ｃ．この複数の補助信号線路に選択的に接続され、これ
らの補助信号線路を通じて反射信号を取り込む比較器
と、 Ｄ．この比較器に取り込んだ信号が供給され、この信号
の入力に同期してパルスを出力するパルス発生器と、 Ｅ．このパルス発生器が出力するパルスを上記比較器の
入力端子に選択的に供給し、上記比較器とパルス発生器
とから成る第１ループ発振回路を構成するスイッチと、 Ｆ．このスイッチによって上記第１ループ発振回路が構
成された状態の第１ループ発振周波数及びこの第１ルー
プ発振回路に上記補助信号線路を接続し、この補助信号
線路を往復する信号伝搬時間を加えた第２ループ発振回
路の発振周波数を計測する周波数カウンタと、によって
構成したことを特徴とする半導体デバイス試験装置のタ
イミング校正装置。 - 【請求項２】 請求項１記載の半導体試験装置のタイミ
ング校正装置において、上記第１ループ発振回路と、第
２ループ発振回路の切換は上記比較器に設定する比較レ
ベルに対応して切換る構成とした半導体デバイス試験装
置のタイミング校正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000026456A JP2001215261A (ja) | 2000-02-03 | 2000-02-03 | 半導体デバイス試験装置のタイミング校正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000026456A JP2001215261A (ja) | 2000-02-03 | 2000-02-03 | 半導体デバイス試験装置のタイミング校正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001215261A true JP2001215261A (ja) | 2001-08-10 |
Family
ID=18552186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000026456A Withdrawn JP2001215261A (ja) | 2000-02-03 | 2000-02-03 | 半導体デバイス試験装置のタイミング校正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001215261A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7281181B2 (en) * | 2005-06-27 | 2007-10-09 | Verigy (Singapore) Pte. Ltd. | Systems, methods and computer programs for calibrating an automated circuit test system |
| JP2008053914A (ja) * | 2006-08-23 | 2008-03-06 | Advantest Corp | 遅延回路、試験装置、プログラム、半導体チップ、イニシャライズ方法、および、イニシャライズ回路 |
| JP2008294782A (ja) * | 2007-05-25 | 2008-12-04 | Yokogawa Electric Corp | 可変遅延回路および半導体テスト装置 |
| WO2010140344A1 (ja) * | 2009-06-03 | 2010-12-09 | 株式会社アドバンテスト | 試験装置 |
-
2000
- 2000-02-03 JP JP2000026456A patent/JP2001215261A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7281181B2 (en) * | 2005-06-27 | 2007-10-09 | Verigy (Singapore) Pte. Ltd. | Systems, methods and computer programs for calibrating an automated circuit test system |
| JP2008053914A (ja) * | 2006-08-23 | 2008-03-06 | Advantest Corp | 遅延回路、試験装置、プログラム、半導体チップ、イニシャライズ方法、および、イニシャライズ回路 |
| US7987062B2 (en) | 2006-08-23 | 2011-07-26 | Advantest Corporation | Delay circuit, test apparatus, storage medium semiconductor chip, initializing circuit and initializing method |
| JP2008294782A (ja) * | 2007-05-25 | 2008-12-04 | Yokogawa Electric Corp | 可変遅延回路および半導体テスト装置 |
| WO2010140344A1 (ja) * | 2009-06-03 | 2010-12-09 | 株式会社アドバンテスト | 試験装置 |
| JPWO2010140344A1 (ja) * | 2009-06-03 | 2012-11-15 | 株式会社アドバンテスト | 試験装置 |
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|---|---|---|---|
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