JP2000352578A - Ｉｃ試験装置のタイミング校正方法及びこのタイミング校正方法を用いたｉｃ試験装置 - Google Patents
Ｉｃ試験装置のタイミング校正方法及びこのタイミング校正方法を用いたｉｃ試験装置Info
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- JP2000352578A JP2000352578A JP11163001A JP16300199A JP2000352578A JP 2000352578 A JP2000352578 A JP 2000352578A JP 11163001 A JP11163001 A JP 11163001A JP 16300199 A JP16300199 A JP 16300199A JP 2000352578 A JP2000352578 A JP 2000352578A
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Abstract
(57)【要約】
【課題】 校正モードで校正しても正しく校正すること
ができない接続構造のＩＣ試験装置のタイミング校正
を、正しく校正することができるタイミング校正方法を
提案する。 【解決手段】 一端がドライバの出力端子に接続された
第１信号伝送線路と、一端がコンパレータの入力端子に
接続された第２信号伝送線路と、これら第１信号伝送線
路と第２信号伝送線路の他端を共通接続した共通接続点
と被試験ＩＣを装着するＩＣソケットの端子との間を電
気的に接続する第３信号伝送線路とを具備して構成され
るＩＣ試験装置において、第３信号伝送線路の信号伝搬
時間を測定し、その測定値Ｌ３を２倍した２×Ｌ３に相
当する時間だけコンパレータに与えるストローブパルス
の位相を遅延して設定するタイミング校正方法。
ができない接続構造のＩＣ試験装置のタイミング校正
を、正しく校正することができるタイミング校正方法を
提案する。 【解決手段】 一端がドライバの出力端子に接続された
第１信号伝送線路と、一端がコンパレータの入力端子に
接続された第２信号伝送線路と、これら第１信号伝送線
路と第２信号伝送線路の他端を共通接続した共通接続点
と被試験ＩＣを装着するＩＣソケットの端子との間を電
気的に接続する第３信号伝送線路とを具備して構成され
るＩＣ試験装置において、第３信号伝送線路の信号伝搬
時間を測定し、その測定値Ｌ３を２倍した２×Ｌ３に相
当する時間だけコンパレータに与えるストローブパルス
の位相を遅延して設定するタイミング校正方法。
Description
【０００１】
【発明の属する技術分野】この発明は例えば半導体集積
回路素子（ＩＣ）を試験するＩＣ試験装置に用いられる
タイミング校正方法及びタイミング校正方法を用いてタ
イミング校正を施したＩＣ試験装置に関する。
回路素子（ＩＣ）を試験するＩＣ試験装置に用いられる
タイミング校正方法及びタイミング校正方法を用いてタ
イミング校正を施したＩＣ試験装置に関する。
【０００２】
【従来の技術】図３にＩＣ試験装置全体の概略の構成を
示す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試
験装置ＴＥＳは主制御器１１１と、パターン発生器１１
２、タイミング発生器１１３、波形フォーマッタ１１
４、論理比較器１１５、ドライバ１１６、コンパレータ
１１７、不良解析メモリ１１８、論理振幅基準電圧源１
２１、比較基準電圧源１２２、デバイス電源１２３等に
より構成される。図では被試験ＩＣ１１９の一つのピン
に対して用意されるＩＣ試験装置の構成を示す。実際に
は図３に示した構成が少なくとも被試験ＩＣ１１９のピ
ン数分は設けられる。
示す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試
験装置ＴＥＳは主制御器１１１と、パターン発生器１１
２、タイミング発生器１１３、波形フォーマッタ１１
４、論理比較器１１５、ドライバ１１６、コンパレータ
１１７、不良解析メモリ１１８、論理振幅基準電圧源１
２１、比較基準電圧源１２２、デバイス電源１２３等に
より構成される。図では被試験ＩＣ１１９の一つのピン
に対して用意されるＩＣ試験装置の構成を示す。実際に
は図３に示した構成が少なくとも被試験ＩＣ１１９のピ
ン数分は設けられる。
【０００３】主制御器１１１は一般にコンピューターシ
ステムによって構成され、利用者が作製した試験プログ
ラムに従って主にパターン発生器１１２とタイミング発
生器１１３を制御し、パターン発生器１１２から試験パ
ターンデータを発生させ、この試験パターンデータを波
形フォーマッタ１１４で実波形を持つ試験パターン信号
に変換し、この試験パターン信号を論理振幅基準電圧源
１２１で設定した振幅値を持った波形に電圧増幅するド
ライバ１１６を通じて被試験ＩＣ１１９に印可し記憶さ
せる。
ステムによって構成され、利用者が作製した試験プログ
ラムに従って主にパターン発生器１１２とタイミング発
生器１１３を制御し、パターン発生器１１２から試験パ
ターンデータを発生させ、この試験パターンデータを波
形フォーマッタ１１４で実波形を持つ試験パターン信号
に変換し、この試験パターン信号を論理振幅基準電圧源
１２１で設定した振幅値を持った波形に電圧増幅するド
ライバ１１６を通じて被試験ＩＣ１１９に印可し記憶さ
せる。
【０００４】被試験ＩＣ１１９から読み出した応答信号
はコンパレータ１１７で比較基準電圧源１２２から与え
られる基準電圧と比較し、所定の論理レベル（Ｈ論理の
電圧、Ｌ論理の電圧）を持っているか否かを判定し、所
定の論理レベルを持っていると判定した信号は論理比較
器１１５でパターン発生器１１２から出力される期待値
と比較し、期待値と不一致が発生した場合はその読み出
したアドレスのメモリセルに不良があるものと判定し、
不良発生毎に不良解析メモリ１１８に不良アドレスを記
憶し、試験終了時点で例えば不良セルの救済が可能か否
かを判定する。
はコンパレータ１１７で比較基準電圧源１２２から与え
られる基準電圧と比較し、所定の論理レベル（Ｈ論理の
電圧、Ｌ論理の電圧）を持っているか否かを判定し、所
定の論理レベルを持っていると判定した信号は論理比較
器１１５でパターン発生器１１２から出力される期待値
と比較し、期待値と不一致が発生した場合はその読み出
したアドレスのメモリセルに不良があるものと判定し、
不良発生毎に不良解析メモリ１１８に不良アドレスを記
憶し、試験終了時点で例えば不良セルの救済が可能か否
かを判定する。
【０００５】ここで、タイミング発生器１１３は被試験
ＩＣ１１９に与える試験パターン信号の波形の立上がり
のタイミング及び立下りのタイミングを規定するタイミ
ングと、論理比較器１１５で論理比較のタイミングを規
定するストローブパルスのタイミングを発生する。これ
らの各タイミングは利用者が作製した試験プログラムに
記載され、利用者が意図したタイミングで被試験ＩＣ１
１９を動作させ、またその動作が正常か否かを試験でき
るように構成されている。
ＩＣ１１９に与える試験パターン信号の波形の立上がり
のタイミング及び立下りのタイミングを規定するタイミ
ングと、論理比較器１１５で論理比較のタイミングを規
定するストローブパルスのタイミングを発生する。これ
らの各タイミングは利用者が作製した試験プログラムに
記載され、利用者が意図したタイミングで被試験ＩＣ１
１９を動作させ、またその動作が正常か否かを試験でき
るように構成されている。
【０００６】コンパレータ１１７のストローブパルス供
給路１２４にはタイミング校正用可変遅延回路１２５が
設けられる。このタイミング校正用可変遅延回路１２５
にはタイミング校正モードにおいて、ドライバ１１６と
コンパレータ１１７の共通接続点Ｐと被試験ＩＣ１１９
との間を結ぶ信号伝送線路１２６の信号伝搬時間の２倍
の時間（信号伝送線路１２６を往復する時間）に相当す
る遅延時間ＴDLY を設定する。
給路１２４にはタイミング校正用可変遅延回路１２５が
設けられる。このタイミング校正用可変遅延回路１２５
にはタイミング校正モードにおいて、ドライバ１１６と
コンパレータ１１７の共通接続点Ｐと被試験ＩＣ１１９
との間を結ぶ信号伝送線路１２６の信号伝搬時間の２倍
の時間（信号伝送線路１２６を往復する時間）に相当す
る遅延時間ＴDLY を設定する。
【０００７】タイミング校正用可変遅延回路１２５の遅
延時間をＴDLY に設定することにより、ドライバ１１６
から各テストサイクルの初期位相位置Ｔ0 （図４Ａ参
照）で出力した試験パターン信号が被試験ＩＣ１１９に
伝わり、被試験ＩＣ１１９が遅れなく応答信号Ｒ0 を出
力したとすると、応答信号Ｒ0 はテストサイクルの初期
位相位置Ｔ0 から遅延時間ＴDLY だけ遅延してコンパレ
ータ１１７に入力されることになる（図４Ｂ参照）。
延時間をＴDLY に設定することにより、ドライバ１１６
から各テストサイクルの初期位相位置Ｔ0 （図４Ａ参
照）で出力した試験パターン信号が被試験ＩＣ１１９に
伝わり、被試験ＩＣ１１９が遅れなく応答信号Ｒ0 を出
力したとすると、応答信号Ｒ0 はテストサイクルの初期
位相位置Ｔ0 から遅延時間ＴDLY だけ遅延してコンパレ
ータ１１７に入力されることになる（図４Ｂ参照）。
【０００８】従ってストローブパルスＳＴＢもタイミン
グ発生器１１３からテストサイクルの初期位相位置Ｔ0
のタイミングで出力されると、ストローブパルスＳＴＢ
もタイミング校正用可変遅延回路１２５で遅延時間Ｔ
DLY だけ遅延されるから図４Ｃに示すように応答信号Ｒ
0 の立上りのタイミングでストローブパルスＳＴＢもコ
ンパレータ１１７に入力され、応答信号Ｒ0 の状態を読
み取ることができる。応答信号Ｒ0 の到来が遅れた場合
は、タイミング発生器１１３におけるストローブパルス
ＳＴＢの発生タイミングを遅らせればよい。その遅れの
時間を初期位相位置Ｔ0 を基準に測定することができ被
試験ＩＣ１１９の応答遅れ時間を測定することができ
る。
グ発生器１１３からテストサイクルの初期位相位置Ｔ0
のタイミングで出力されると、ストローブパルスＳＴＢ
もタイミング校正用可変遅延回路１２５で遅延時間Ｔ
DLY だけ遅延されるから図４Ｃに示すように応答信号Ｒ
0 の立上りのタイミングでストローブパルスＳＴＢもコ
ンパレータ１１７に入力され、応答信号Ｒ0 の状態を読
み取ることができる。応答信号Ｒ0 の到来が遅れた場合
は、タイミング発生器１１３におけるストローブパルス
ＳＴＢの発生タイミングを遅らせればよい。その遅れの
時間を初期位相位置Ｔ0 を基準に測定することができ被
試験ＩＣ１１９の応答遅れ時間を測定することができ
る。
【０００９】この応答遅れ時間を測定することにより被
試験ＩＣ１１９の応答の速い遅いを検査することができ
る。タイミング校正用可変遅延回路１２５に遅延時間Ｔ
DLY を設定する作業をタイミング校正と呼んでいる。こ
のタイミング校正は以下の如くして行なわれる。先ずタ
イミング発生器１１３には校正用の駆動パルスの発生タ
イミングを各テストサイクルＴＳの初期位相位置Ｔ0 に
設定すると共に、ストローブパルスＳＴＢの発生タイミ
ングも初期位相位置Ｔ0 に設定する。
試験ＩＣ１１９の応答の速い遅いを検査することができ
る。タイミング校正用可変遅延回路１２５に遅延時間Ｔ
DLY を設定する作業をタイミング校正と呼んでいる。こ
のタイミング校正は以下の如くして行なわれる。先ずタ
イミング発生器１１３には校正用の駆動パルスの発生タ
イミングを各テストサイクルＴＳの初期位相位置Ｔ0 に
設定すると共に、ストローブパルスＳＴＢの発生タイミ
ングも初期位相位置Ｔ0 に設定する。
【００１０】この状態でドライバ１１６から被試験ＩＣ
１１９に校正用のパルスを送り込み、その反射波をコン
パレータ１１７で取り込む。反射波の到来タイミングと
ストローブパルスの印加タイミングとが合致するよう
に、ストローブパルスの供給路１２４に設けたタイミン
グ校正用可変遅延回路１２５の遅延時間を設定すること
により、ストローブパルスの印加タイミングの校正が終
了する。
１１９に校正用のパルスを送り込み、その反射波をコン
パレータ１１７で取り込む。反射波の到来タイミングと
ストローブパルスの印加タイミングとが合致するよう
に、ストローブパルスの供給路１２４に設けたタイミン
グ校正用可変遅延回路１２５の遅延時間を設定すること
により、ストローブパルスの印加タイミングの校正が終
了する。
【００１１】この校正作業が完了すると、タイミング発
生器１１３に設定するストローブパルスＳＴＢの生成タ
イミングを初期位相位置Ｔ0 に設定すれば被試験ＩＣ１
１９の良否の判定試験を行なうことができる状態とな
る。図４Ｄにコンパレータ１１７の読取結果を示す。図
３に示したドライバ１１６とコンパレータ１１７はＩＣ
試験装置ＴＥＳ側で出力端子と入力端子を共通接続した
構成の場合を示す。この接続構成の場合は上述した校正
方法により正しくストローブパルスの印加タイミングを
校正することができる。
生器１１３に設定するストローブパルスＳＴＢの生成タ
イミングを初期位相位置Ｔ0 に設定すれば被試験ＩＣ１
１９の良否の判定試験を行なうことができる状態とな
る。図４Ｄにコンパレータ１１７の読取結果を示す。図
３に示したドライバ１１６とコンパレータ１１７はＩＣ
試験装置ＴＥＳ側で出力端子と入力端子を共通接続した
構成の場合を示す。この接続構成の場合は上述した校正
方法により正しくストローブパルスの印加タイミングを
校正することができる。
【００１２】
【発明が解決しようとする課題】ＩＣ試験装置ＴＥＳと
被試験ＩＣ１１９との接続構造には図３に示した構造の
外に、図５に示す接続構造と、図７に示す接続構造とが
有る。図５の接続構造の場合はタイミング校正時にドラ
イバ１１６から出力した駆動パルスＤＲA （図６Ａ）は
第１信号伝送線路１の伝搬遅延時間Ｌ１後に被試験ＩＣ
１１９を装着するＩＣソケット１２０の端子ＪＢを通過
し、その伝搬波ＤＲB（図６Ｂ）は第２信号伝送線路２
の伝搬遅延時間Ｌ２後にコンパレータ１１７の入力端子
ＪＣに到達する。
被試験ＩＣ１１９との接続構造には図３に示した構造の
外に、図５に示す接続構造と、図７に示す接続構造とが
有る。図５の接続構造の場合はタイミング校正時にドラ
イバ１１６から出力した駆動パルスＤＲA （図６Ａ）は
第１信号伝送線路１の伝搬遅延時間Ｌ１後に被試験ＩＣ
１１９を装着するＩＣソケット１２０の端子ＪＢを通過
し、その伝搬波ＤＲB（図６Ｂ）は第２信号伝送線路２
の伝搬遅延時間Ｌ２後にコンパレータ１１７の入力端子
ＪＣに到達する。
【００１３】従ってタイミング校正用可変遅延回路１２
５には駆動パルスＤＲA の生成タイミングＴ0 からＬ１
＋Ｌ２だけ遅延した遅延時間Ｌ設定すれば被試験ＩＣ１
１９が出力する応答出力信号Ｒ0 （図６Ｅ）は信号伝送
線路２の伝搬遅延時間Ｌ２の遅延量でコンパレータ１１
７の入力端子ＪＣに入力される。従って初期位相位置Ｔ
0 で発生したストローブパルスＳＴＢはタイミング校正
用可変遅延回路１２５でＬ１＋Ｌ２だけ遅延してコンパ
レータ１１７に入力されるから、このストローブパルス
ＳＴＢ１により正しく読み取ることができる。
５には駆動パルスＤＲA の生成タイミングＴ0 からＬ１
＋Ｌ２だけ遅延した遅延時間Ｌ設定すれば被試験ＩＣ１
１９が出力する応答出力信号Ｒ0 （図６Ｅ）は信号伝送
線路２の伝搬遅延時間Ｌ２の遅延量でコンパレータ１１
７の入力端子ＪＣに入力される。従って初期位相位置Ｔ
0 で発生したストローブパルスＳＴＢはタイミング校正
用可変遅延回路１２５でＬ１＋Ｌ２だけ遅延してコンパ
レータ１１７に入力されるから、このストローブパルス
ＳＴＢ１により正しく読み取ることができる。
【００１４】これに対し、図７に示す接続構造の場合は
ドライバ１１６から出力された駆動パルスは共通接続点
ＪＢを通過し、この伝搬波ＤＲB （図８Ｂ）は第２信号
伝送線路２の伝搬遅延時間Ｌ２後にコンパレータ１１７
の入力端子ＪＣに入力される。このため伝搬波の入来タ
イミングとストローブパルスＳＴＢの印加タイミングと
が合致するようにタイミング校正を実施すると、点ＪＢ
からＩＣソケット１２０の端子ＪＤとの間の伝搬遅延時
間Ｌ３の２倍の時間２×Ｌ３の誤差が発生し、タイミン
グ校正したストローブパルスＳＴＢ２（図８Ｈ）では被
試験ＩＣ１１９の応答信号Ｒ0 がコンパレータ１１７に
到達する応答信号ＲOC（図８Ｇ）の論理値を読み取るこ
とができないことになる。つまり、図７に示す接続構造
の場合は従来のタイミング校正方法によっては正常なタ
イミング校正を行なうことができない不都合が生じる。
ドライバ１１６から出力された駆動パルスは共通接続点
ＪＢを通過し、この伝搬波ＤＲB （図８Ｂ）は第２信号
伝送線路２の伝搬遅延時間Ｌ２後にコンパレータ１１７
の入力端子ＪＣに入力される。このため伝搬波の入来タ
イミングとストローブパルスＳＴＢの印加タイミングと
が合致するようにタイミング校正を実施すると、点ＪＢ
からＩＣソケット１２０の端子ＪＤとの間の伝搬遅延時
間Ｌ３の２倍の時間２×Ｌ３の誤差が発生し、タイミン
グ校正したストローブパルスＳＴＢ２（図８Ｈ）では被
試験ＩＣ１１９の応答信号Ｒ0 がコンパレータ１１７に
到達する応答信号ＲOC（図８Ｇ）の論理値を読み取るこ
とができないことになる。つまり、図７に示す接続構造
の場合は従来のタイミング校正方法によっては正常なタ
イミング校正を行なうことができない不都合が生じる。
【００１５】また別の方法としてストローブパルスＳＴ
Ｂの位相を順次遅らせる操作を行なって、応答信号ＲOC
の立上りのタイミングＬ１＋Ｌ２＋２×Ｌ３を図８Ｉに
示すストローブパルスＳＴＢ３によって検出したとして
も、この場合にはタイミング発生器１１３は初期位相位
置Ｔ0 から２×Ｌ３遅れたタイミングでストローブパル
スを出力しているから応答信号ＲOCの立上りのタイミン
グを初期位相位置Ｔ0から２×Ｌ３だけ遅延していると
判定してしまう欠点がある。
Ｂの位相を順次遅らせる操作を行なって、応答信号ＲOC
の立上りのタイミングＬ１＋Ｌ２＋２×Ｌ３を図８Ｉに
示すストローブパルスＳＴＢ３によって検出したとして
も、この場合にはタイミング発生器１１３は初期位相位
置Ｔ0 から２×Ｌ３遅れたタイミングでストローブパル
スを出力しているから応答信号ＲOCの立上りのタイミン
グを初期位相位置Ｔ0から２×Ｌ３だけ遅延していると
判定してしまう欠点がある。
【００１６】図７に示す接続構造を採らなくてはならな
い理由としてはＩＣのピン数の増加が挙げられる。つま
り、ＩＣのピン数が多くなるに伴なってピン相互間の間
隔もわずかな寸法になるため、ＩＣソケットの各端子Ｊ
Ｄまで２本ずつ信号線路１と２を形成するスペースが採
れない場合、或はＩＣの品種によっては出力端子の外側
にインピーダンス整合用の抵抗器を接続しなければなら
ない。品種のＩＣを試験する場合には、被試験ＩＣ１１
９を装着するＩＣソケットを支持するプリント基板にそ
のインピーダンス整合用の抵抗を形成し、抵抗を通じて
２本の信号線路１と２を接続する構造が採られる。
い理由としてはＩＣのピン数の増加が挙げられる。つま
り、ＩＣのピン数が多くなるに伴なってピン相互間の間
隔もわずかな寸法になるため、ＩＣソケットの各端子Ｊ
Ｄまで２本ずつ信号線路１と２を形成するスペースが採
れない場合、或はＩＣの品種によっては出力端子の外側
にインピーダンス整合用の抵抗器を接続しなければなら
ない。品種のＩＣを試験する場合には、被試験ＩＣ１１
９を装着するＩＣソケットを支持するプリント基板にそ
のインピーダンス整合用の抵抗を形成し、抵抗を通じて
２本の信号線路１と２を接続する構造が採られる。
【００１７】このような理由から、図７に示すような接
続構造が採られる実例は今後増加する傾向にあり、この
接続構造を採った場合にコンパレータ１１７に与えるス
トローブパルスのタイミング校正方法の確立が求められ
ている。この発明の目的は図７に示すような接続構造に
よりＩＣを試験しなければならない場合に、コンパレー
タに与えるストローブパルスの印加タイミングを正常な
状態つまり、タイミング発生器から見て校正したタイミ
ングを初期位相位置Ｔ0として認識することができるタ
イミング校正方法と、このタイミング校正方法によって
校正されて動作するＩＣ試験装置を提供しようとするも
のである。
続構造が採られる実例は今後増加する傾向にあり、この
接続構造を採った場合にコンパレータ１１７に与えるス
トローブパルスのタイミング校正方法の確立が求められ
ている。この発明の目的は図７に示すような接続構造に
よりＩＣを試験しなければならない場合に、コンパレー
タに与えるストローブパルスの印加タイミングを正常な
状態つまり、タイミング発生器から見て校正したタイミ
ングを初期位相位置Ｔ0として認識することができるタ
イミング校正方法と、このタイミング校正方法によって
校正されて動作するＩＣ試験装置を提供しようとするも
のである。
【００１８】
【課題を解決するための手段】この発明の請求項１では
一端がドライバの出力端子に接続された第１信号伝送線
路と、一端がコンパレータの入力端子に接続された第２
信号伝送線路と、これら第１信号伝送線路と第２信号伝
送線路の他端を共通接続した共通接続点と被試験ＩＣの
端子との間を電気的に接続する第３信号伝送線路とを具
備して構成されるＩＣ試験装置において、第３信号伝送
線路の信号伝搬時間を測定し、その測定値Ｌ３を２倍し
た２×Ｌ３に相当する時間だけストローブパルスの印加
タイミングを遅延して設定するＩＣ試験装置のタイミン
グ校正方法を提案するものである。
一端がドライバの出力端子に接続された第１信号伝送線
路と、一端がコンパレータの入力端子に接続された第２
信号伝送線路と、これら第１信号伝送線路と第２信号伝
送線路の他端を共通接続した共通接続点と被試験ＩＣの
端子との間を電気的に接続する第３信号伝送線路とを具
備して構成されるＩＣ試験装置において、第３信号伝送
線路の信号伝搬時間を測定し、その測定値Ｌ３を２倍し
た２×Ｌ３に相当する時間だけストローブパルスの印加
タイミングを遅延して設定するＩＣ試験装置のタイミン
グ校正方法を提案するものである。
【００１９】この発明の請求項２ではコンパレータにス
トローブパルスを与えるストローブパルス供給路に２×
Ｌ３に相当する遅延時間を持つ遅延回路を設けた構成の
ＩＣ試験装置を提案するものである。この発明によるタ
イミング校正方法及びこのタイミング校正方法によって
校正したＩＣ試験装置によれば、従来と同様の校正方法
によってストローブパルスの印加タイミングを校正して
も、この校正により、ストローブパルスは実質的にＬ１
＋Ｌ２＋２×Ｌ３の遅延時間で校正されたことになる。
トローブパルスを与えるストローブパルス供給路に２×
Ｌ３に相当する遅延時間を持つ遅延回路を設けた構成の
ＩＣ試験装置を提案するものである。この発明によるタ
イミング校正方法及びこのタイミング校正方法によって
校正したＩＣ試験装置によれば、従来と同様の校正方法
によってストローブパルスの印加タイミングを校正して
も、この校正により、ストローブパルスは実質的にＬ１
＋Ｌ２＋２×Ｌ３の遅延時間で校正されたことになる。
【００２０】この結果、第１信号伝送線路及び第２信号
伝送線路と第３信号伝送線路とを具備して構成される接
続構造のＩＣ試験装置でも、各テストサイクルの初期位
相位置Ｔ0 を基準として正しいタイミングの判定を行な
うことができる利点が得られる。
伝送線路と第３信号伝送線路とを具備して構成される接
続構造のＩＣ試験装置でも、各テストサイクルの初期位
相位置Ｔ0 を基準として正しいタイミングの判定を行な
うことができる利点が得られる。
【００２１】
【発明の実施の形態】図１にこの発明の請求項２で提案
するＩＣ試験装置の一実施例を示す。図７と対応する部
分には同一符号を付して示す。この発明では第３信号伝
送線路３を具備した接続構造のＩＣ試験装置において、
コンパレータ１１７にストローブパルス供給路１２４に
タイミング誤差修正用可変遅延回路１３０を設け、この
タイミング誤差修正用可変遅延回路１３０に第３信号伝
送線路３の信号伝搬時間Ｌ３の２倍の値を設定する。
するＩＣ試験装置の一実施例を示す。図７と対応する部
分には同一符号を付して示す。この発明では第３信号伝
送線路３を具備した接続構造のＩＣ試験装置において、
コンパレータ１１７にストローブパルス供給路１２４に
タイミング誤差修正用可変遅延回路１３０を設け、この
タイミング誤差修正用可変遅延回路１３０に第３信号伝
送線路３の信号伝搬時間Ｌ３の２倍の値を設定する。
【００２２】第３信号伝送線路３の信号伝搬時間Ｌ３は
予め他の測定手段によって測定するものとする。その測
定手段としては例えば信号の反射を利用して信号が信号
伝送線路３を往復する時間を測定する測定手段或はオシ
ロスコープを利用して測定することもできる。タイミン
グ誤差修正用可変遅延回路１３０に２×Ｌ３（ＮＳ）を
設定すれば、その後は従来と同様にタイミング発生器１
１３にストローブパルスＳＴＢの発生タイミングを初期
位相位置Ｔ0 に設定し、この状態でドライバ１１６から
校正用の駆動パルスＤＲA を図２Ａに示すように初期位
相位置Ｔ0 で出力させ、この駆動パルスＤＲA が第１信
号伝送線路１と第２信号伝送線路２を通じてコンパレー
タ１１７に入力する。コンパレータ１１７に入力される
駆動パルスの立上りのタイミングにストローブパルスＳ
ＴＢのタイミングを合致させるようにタイミング校正用
可変遅延回路１２５の遅延時間を図２Ｄに示すようにＬ
１＋Ｌ２に設定すれば、タイミング校正は終了する。
予め他の測定手段によって測定するものとする。その測
定手段としては例えば信号の反射を利用して信号が信号
伝送線路３を往復する時間を測定する測定手段或はオシ
ロスコープを利用して測定することもできる。タイミン
グ誤差修正用可変遅延回路１３０に２×Ｌ３（ＮＳ）を
設定すれば、その後は従来と同様にタイミング発生器１
１３にストローブパルスＳＴＢの発生タイミングを初期
位相位置Ｔ0 に設定し、この状態でドライバ１１６から
校正用の駆動パルスＤＲA を図２Ａに示すように初期位
相位置Ｔ0 で出力させ、この駆動パルスＤＲA が第１信
号伝送線路１と第２信号伝送線路２を通じてコンパレー
タ１１７に入力する。コンパレータ１１７に入力される
駆動パルスの立上りのタイミングにストローブパルスＳ
ＴＢのタイミングを合致させるようにタイミング校正用
可変遅延回路１２５の遅延時間を図２Ｄに示すようにＬ
１＋Ｌ２に設定すれば、タイミング校正は終了する。
【００２３】この校正により、タイミング発生器１１３
はストローブパルスＳＴＢを図２Ｈに示す初期位相位置
Ｔ0 で出力しても、このストローブパルスＳＴＢは途中
でタイミング誤差修正用可変遅延回路１３０で誤差分２
×Ｌ３だけ遅延され、更にタイミング校正用可変遅延回
路１２５でＬ１＋Ｌ３だけ遅延されてコンパレータ１１
７に入力される。この結果第３信号伝送線路３が存在す
る接続構造のＩＣ試験装置でも、コンパレータ１１７の
比較判定は各テストサイクルの初期位相位置Ｔ 0 を基準
に行なうことができる利点が得られる。
はストローブパルスＳＴＢを図２Ｈに示す初期位相位置
Ｔ0 で出力しても、このストローブパルスＳＴＢは途中
でタイミング誤差修正用可変遅延回路１３０で誤差分２
×Ｌ３だけ遅延され、更にタイミング校正用可変遅延回
路１２５でＬ１＋Ｌ３だけ遅延されてコンパレータ１１
７に入力される。この結果第３信号伝送線路３が存在す
る接続構造のＩＣ試験装置でも、コンパレータ１１７の
比較判定は各テストサイクルの初期位相位置Ｔ 0 を基準
に行なうことができる利点が得られる。
【００２４】
【発明の効果】以上説明したように、この発明によれば
第３信号伝送線路３を具備した接続構造のＩＣ試験装置
でも、この第３信号伝送線路３の存在によって発生する
タイミングの校正誤差２×Ｌ３を除去することができ
る。この結果被試験ＩＣが出力する応答信号の論理値を
判定する場合もタイミング発生器１１３としてはタイミ
ング校正した初期位相位置Ｔ0 でストローブパルスを出
力すればよく、また応答信号の入来タイミングを測定す
る場合も初期位相位置Ｔ0 を基準にして測定することが
できる利点が得られる。
第３信号伝送線路３を具備した接続構造のＩＣ試験装置
でも、この第３信号伝送線路３の存在によって発生する
タイミングの校正誤差２×Ｌ３を除去することができ
る。この結果被試験ＩＣが出力する応答信号の論理値を
判定する場合もタイミング発生器１１３としてはタイミ
ング校正した初期位相位置Ｔ0 でストローブパルスを出
力すればよく、また応答信号の入来タイミングを測定す
る場合も初期位相位置Ｔ0 を基準にして測定することが
できる利点が得られる。
【図１】この発明によるタイミング校正方法を適用した
ＩＣ試験装置の一実施例を説明するためのブロック図。
ＩＣ試験装置の一実施例を説明するためのブロック図。
【図２】この発明の動作を説明するためのタイミングチ
ャート。
ャート。
【図３】ＩＣ試験装置の概要を説明するためのブロック
図。
図。
【図４】ＩＣ試験装置の動作の概要を説明するためのブ
ロック図。
ロック図。
【図５】ＩＣ試験装置と被試験ＩＣとの間の接続構造の
一例を説明するためのブロック図。
一例を説明するためのブロック図。
【図６】図５の動作状況を説明するためのタイミングチ
ャート。
ャート。
【図７】この発明が解決しようとする課題を持つＩＣ試
験装置と被試験ＩＣとの間の接続構造を説明するための
ブロック図。
験装置と被試験ＩＣとの間の接続構造を説明するための
ブロック図。
【図８】図７に示した接続構造の動作状況を説明するた
めのタイミングチャート。
めのタイミングチャート。
１ 第１信号伝送線路 ２ 第２信号伝送線路 ３ 第３信号伝送線路 ＴＥＳ ＩＣ試験装置 １１３ タイミング発生器 １１６ ドライバ １１７ コンパレータ １１９ 被試験ＩＣ １２５ タイミング校正用可変遅延回路 １３０ タイミング誤差修正用可変遅延回路
Claims (3)
- 【請求項１】 一端がドライバの出力端子に接続された
第１信号伝送線路と、一端がコンパレータの入力端子に
接続された第２信号伝送線路と、これら第１信号伝送線
路と、第２信号伝送線路の他端を共通接続した共通接続
点と、被試験ＩＣを装着するＩＣソケットの端子との間
を電気的に接続する第３信号伝送線路とを具備して構成
されるＩＣ試験装置において、 上記第３信号伝送線路の信号伝搬時間を測定し、その測
定値Ｌ３を２倍した２×Ｌ３に相当する時間だけ上記コ
ンパレータに与えるストローブパルスの位相を遅延して
設定することを特徴とするＩＣ試験装置のタイミング校
正方法。 - 【請求項２】 一端がドライバの出力端子に接続された
第１信号伝送線路と、一端がコンパレータの入力端子に
接続された第２信号伝送線路と、これら第１信号伝送線
路と、第２信号伝送線路の他端を共通接続した共通接続
点と被試験ＩＣを装着するＩＣソケットの端子との間を
電気的に接続する第３信号伝送線路とを具備して構成さ
れるＩＣ試験装置において、 上記コンパレータのストローブパルス供給路にタイミン
グ誤差修正用遅延回路を設け、このタイミング遅延回路
に上記第３信号伝送線路の信号伝搬時間Ｌ３を２倍した
２×Ｌ３に相当する遅延時間を設定した構成としたこと
を特徴とするＩＣ試験装置。 - 【請求項３】 請求項２記載のＩＣ試験装置において、
上記コンパレータのストローブパルス供給路に上記タイ
ミング誤差修正用遅延回路と直列にタイミング校正用可
変遅延回路を設け、このタイミング校正用可変遅延回路
にタイミング校正モードにおいて上記第１信号伝送線路
及び第２信号伝送線路の信号伝搬時間Ｌ１とＬ２の和の
時間Ｌ１＋Ｌ２に相当する遅延時間を設定することを特
徴とするＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11163001A JP2000352578A (ja) | 1999-06-09 | 1999-06-09 | Ｉｃ試験装置のタイミング校正方法及びこのタイミング校正方法を用いたｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11163001A JP2000352578A (ja) | 1999-06-09 | 1999-06-09 | Ｉｃ試験装置のタイミング校正方法及びこのタイミング校正方法を用いたｉｃ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000352578A true JP2000352578A (ja) | 2000-12-19 |
Family
ID=15765321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11163001A Withdrawn JP2000352578A (ja) | 1999-06-09 | 1999-06-09 | Ｉｃ試験装置のタイミング校正方法及びこのタイミング校正方法を用いたｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000352578A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002068976A1 (fr) * | 2001-02-27 | 2002-09-06 | Advantest Corporation | Procede de mesure de temps de propagation et equipement d'essai |
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| JP2023001601A (ja) * | 2021-06-21 | 2023-01-06 | アンリツ株式会社 | 信号処理装置、及び信号処理方法 |
| CN115792479A (zh) * | 2023-02-08 | 2023-03-14 | 东营市建筑设计研究院 | 一种智能插座的用电智能监测方法及系统 |
-
1999
- 1999-06-09 JP JP11163001A patent/JP2000352578A/ja not_active Withdrawn
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