CN106526449B - 一种芯片测试板及芯片测试的方法 - Google Patents

Abstract

本发明实施例公开了一种芯片测试板，用于避免对待测试芯片结构的破坏并降低成本。本发明实施例的芯片测试板包括：基板和位于基板内部的传输线；基板顶面设置有第一连接点，第一连接点用于连接待测试芯片，基板底面设置有第二连接点，第二连接点用于连接测试顶针，传输线与第一连接点和第二连接点分别连接，传输线在基板中弯折；其中传输线通过第二连接点从测试顶针接收测试所需的激励，以及通过第一连接点向待测试芯片传输激励，或者传输线通过第一连接点从待测试芯片接收目标输出结果，以及通过第二连接点向测试顶针传输目标输出结果，该目标输出结果是根据待测试芯片接收的激励得到。本发明实施例还提供一种芯片测试系统和芯片测试的方法。

Description

一种芯片测试板及芯片测试的方法

技术领域

本发明涉及芯片测试领域，尤其涉及一种芯片测试板及芯片测试的方法。

背景技术

芯片指内含集成电路的硅片，体积很小，常常是计算机或其他电子设备的一部分。随着消费类电子产品中芯片体积越来越小，成本压力越来越高，晶圆级芯片封装(WLCSP，Wafer lever Chip Scale Packaging)将越来越多的应用到芯片产品中。芯片复杂度高，为了保证出厂的芯片可靠性，需要在出厂前进行测试以确保功能完整性等，而芯片作为一个大规模生产的东西，大规模自动化测试是较佳的解决办法。

固态技术协会标准组织(JEDEC)的测试标准中，都是使用假片和菊花链(daisy-chain)技术来完成板级可靠性测试。该技术只能做到对焊锡球(也叫焊点)的测试，本质上就是对电阻的测试，即将芯片(假片)所有的焊锡球和印制电路板(PCB，Printed circuitboard)的焊盘连接起来测试电阻，当电阻发生变化时，超过一定阈值，即认为该芯片在测试中被损坏。

该方案只能做到对焊锡球的测试，对于晶圆级芯片封装的芯片，在测试过程中，晶圆级芯片封装的芯片的内部电路可能先于焊锡球损坏，这种情况下，现有的JEDEC测试方案不能检测出是否芯片内部电路已经损坏。

ATE(Auto Test Equipment，自动测试设备)技术是针对芯片进行快速测试的技术，但是现有的ATE测试技术复杂且成本较高。

发明内容

本发明实施例提供了一种芯片测试板，避免对待测试芯片结构的破坏并降低成本。

本发明实施例的第一方面提供一种芯片测试板，包括：基板和传输线，该传输线位于基板内部；在所述基板的顶面设置有用于连接待测试芯片的第一连接点，在所述基板的底面设置有用于连接测试顶针的第二连接点，所述第一连接点与所述第二连接点之间通过所述传输线连接，且所述传输线在所述基板中弯折；其中所述传输线从所述测试顶针接收测试所需的激励，所述激励通过所述第二连接点接收，并通过所述第一连接点向所述待测试芯片传输所述激励；或者，所述传输线从所述待测试芯片接收目标输出结果，所述目标输出结果通过所述第一连接点接收，以及通过所述第二连接点向所述测试顶针传输所述目标输出结果，所述目标输出结果是根据所述待测试芯片接收的所述激励得到。可以看出，该芯片测试板的传输线在所述基板中弯折，避免了测试顶针对待测试芯片结构的破坏。

可选地，第一方面中提到的任一连接点是焊锡球。

可选地，所述基板是PCB。

可选地，所述芯片测试板中的所述传输线有多个，与所述多个传输线对应的所述第一连接点、所述第二连接点和所述测试顶针也有多个。用于传输所述激励的测试顶针和用于传输所述目标输出结果的测试顶针是多个测试顶针中不同的测试顶针。

结合本发明实施例的第一方面，在本发明实施例第一方面的第一种实现方式中，所述传输线包括：由所述弯折所导致的依次连接的第一导电柱、导电转换层和第二导电柱，所述第一导电柱与所述第二导电柱不在同一直线上；所述第一导电柱在所述导电转换层上方，所述第二导电柱在所述导电转换层下方；所述第一导电柱贯穿所述基板的至少一个第一层，所述第二导电柱贯穿所述基板的至少一个第二层，所述至少一个第一层位于所述导电转换层上方，所述至少一个第二层位于所述导电转换层下方。可以看出，该芯片测试板的传输线包括不在同一直线上的第一导电柱和第二导电柱及导电转换层，该结构设计避免了测试顶针的应力直接传递到待测试芯片上，避免了测试顶针对待测试芯片结构的破坏。

结合本发明实施例的第一方面至第一方面的第一种实现方式中的任一实现方式，在本发明实施例第一方面的第二种实现方式中，所述第一导电柱和所述第二导电柱中至少一个与所述导电转换层大致呈90度弯折。可以看出，该弯折设计避免了测试顶针的应力直接传递到待测试芯片上，避免了测试顶针对待测试芯片结构的破坏。

本发明实施例的第二方面提供一种测试装置，包括第一方面至第一方面的第二种实现方式中任一项所述的芯片测试板和所述待测试芯片，所述芯片测试板用于承载所述待测试芯片。可以看出，实现了对芯片测试板和待测试芯片同时检测，不用单独拆下芯片进行检测，简化了检测步骤，避免对待测试芯片的二次破坏。

本发明实施例的第三方面提供一种芯片测试系统，所述芯片测试系统包括：如第二方面所述的测试装置和芯片测试平台；所述芯片测试平台包括芯片测试套件和芯片测试机台；所述芯片测试套件包括芯片测试套件底座和芯片测试套件上盖；所述芯片测试套件上盖用于将所述测试装置固定在所述芯片测试套件底座；所述芯片测试套件底座的顶面设置有测试顶针，所述测试顶针顶到所述第二连接点；其中所述芯片测试机台用于产生所述激励或接收所述目标输出结果，所述测试顶针用于将所述激励从所述芯片测试机台传输至所述待测试芯片或者将所述目标输出结果从所述待测试芯片传输至所述芯片测试机台，该传输过程经由所述传输线传输。可以看出，该芯片测试系统通过改进后的所述测试装置，在保护待测试芯片的基础上对待测试芯片进行检测。

结合本发明实施例的第三方面，在本发明实施例第三方面的第一种实现方式中，所述芯片测试套件底座是可拆卸于所述芯片测试机台的。可以看出，该芯片测试系统通过改进后的所述测试装置，在保护待测试芯片的基础上对待测试芯片进行检测。

结合本发明实施例的第三方面至第三方面的第一种实现方式中的任一实现方式，在本发明实施例第三方面的第二种实现方式中，所述芯片测试机台用于对所述芯片测试板进行周期性测试，并根据每个周期内产生的所述激励和接收的所述目标输出结果确定所述待测试芯片是否失效。可以看出，该芯片测试系统通过改进后的所述测试装置，在保护待测试芯片的基础上对待测试芯片进行检测。

结合本发明实施例第三方面的第二种实现方式，在本发明实施例第三方面的第三种实现方式中，所述芯片测试机台包括：处理器，用于将所述目标输出结果与预置输出结果进行对比；当所述目标输出结果未达到预置输出结果时，所述处理器确定所述待测试芯片失效。可以看出，该芯片测试系统通过改进后的所述测试装置，在保护待测试芯片的基础上对待测试芯片进行检测。

结合本发明实施例的第三方面的第二种实现方式或第三种实现方式，在本发明实施例第三方面的第四种实现方式中，所述芯片测试机台用于通过模拟自动测试设备ATE来执行所述的周期性测试。可以看出，该芯片测试系统通过改进后的所述测试装置，在保护待测试芯片的基础上对待测试芯片进行检测。

本发明实施例的第四方面提供一种芯片测试方法，用于对如第二方面所述的测试装置执行测试，其特征在于，包括：通过顶到所述第二连接点的测试顶针向所述待测试芯片施加所述激励或从所述待测试芯片接收所述目标输出结果以对所述芯片测试板进行周期性测试，并根据每个周期内产生的所述激励和接收的所述目标输出结果确定所述待测试芯片是否失效。可以看出，细化了所述芯片测试平台对所述芯片测试板的检测过程，向量扫描测试能够全面检测芯片是否受损。

从以上技术方案可以看出，本发明实施例具有以下优点：本发明实施例中，芯片测试板包括：基板和位于基板内部的传输线。由于所述传输线在所述基板中弯折，在执行所述芯片测试时，来自测试顶针的应力不会被直接施加到芯片上，避免了对待测试芯片结构的破坏，并且该方案实现简单，可降低成本。

附图说明

图1为菊花链测试的物理连接结构示意图；

图2为菊花链测试的通电回路示意图；

图3为本发明实施例中的芯片测试板一个实施例示意图；

图4为本发明实施例中的芯片测试板另一个实施例示意图；

图5为本发明实施例中的芯片测试系统的一个实施例示意图；

图6为本发明实施例中芯片测试的方法一个实施例示意图；

图7为本发明实施例中芯片测试的方法另一个实施例示意图；

图8为本发明实施例中的芯片测试套件固定芯片测试板的一个示意图；

图9为本发明实施例中的芯片测试套件固定芯片测试板的另一个示意图。

具体实施方式

本发明实施例提供了一种芯片测试板，用于避免对待测试芯片结构的破坏，并易于实现和降低成本。

本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”或“具有”及其任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

图1所示为菊花链测试的物理连接结构，焊锡球位于芯片和基板之间，焊锡球将芯片和基板连接起来，构成一个通电回路，该回路可以包括输入和输出。具体地，芯片可以通过SMT(Surface mounted technology，表面贴装技术)通过焊锡球耦合于基板。基板例如可以是PCB。

图2为芯片与基板构成的通电回路的示意图。每个圆圈代表一个或多个焊锡球，通电回路包括多个焊锡球，输入到输出的信号变化可反映被测芯片是否损坏。图2是图1的基板的俯视图，图1则是图2的侧视图。例如，输入可以接收测试激励，即测试输入信号；输出可以用于输出测试结果，即目标输出结果。如何通过激励和测试结果确定所述待测试的芯片是否失效具体可参考后面实施例的描述。

请参阅图3，本发明实施例中芯片测试板的一个实施例包括：基板301和位于基板内部的传输线302；基板301的顶面设置有第一连接点303，第一连接点303用于连接待测试芯片，基板301的底面设置有第二连接点304，第二连接点304用于连接测试顶针，第一连接点303与第二连接点304处于不同直线上。需要注意，顶面和底面是相对的概念，分别是基板301上相对的两个面。

传输线302一端与第一连接点303连接，另一端与第二连接点304连接，且传输线302在基板301中弯折，以使得待测试芯片与测试顶针电连接。如图3所示，第一连接点303与第二连接点304处于不同直线上，使得传输线302不是一条直线，而是一条被弯折的线，具体请参见图3或4。

本实施例中，由于传输线302在基板301中弯折，在执行所述芯片测试时，来自测试顶针的应力不会被直接施加到芯片上，避免了对待测试芯片结构的破坏，并且该方案实现简单，可降低成本。

所述芯片测试板中的所述传输线302有多个，与所述多个传输线302对应的所述第一连接点303、所述第二连接点304和所述测试顶针也有多个。用于传输所述激励的测试顶针和用于传输所述目标输出结果的测试顶针是不同的测试顶针。具体可参照图2的示意，其中输入对应的第一连接点303用于传输所述激励，与输出对应的第一连接点303用于传输所述目标输出结果，二者接触不同的测试顶针。

为便于理解，在图3的基础上，下面对本发明实施例中的芯片测试板的各部分进行详细描述，如图4所示，本发明实施例中芯片测试板的另一个实施例包括：基板301和位于基板内部的传输线302；基板301的顶面设置有第一连接点303，第一连接点303用于连接待测试芯片，基板301的底面设置有第二连接点304，第二连接点304用于连接测试顶针，第一连接点303与第二连接点304处于不同直线上；其中传输线302包括：依次连接的第一导电柱3021、导电转换层3022和第二导电柱3023；导电转换层3022与第一导电柱3021或第二导电柱3023之间可以成任意角度，例如90度。在一个实现方式中，导电转换层3022可以是沿水平方向的，第一导电柱3021和第二导电柱3023可以是沿垂直方向的，使得所述弯折呈大致90度。大致90度可以是包括90度的一个角度范围，如85度至95度之间的任一角度都可被视为是大致90度，只要能实现本实施例，本领域技术人员可以对所需工艺参数做适当调整。

导电转换层3022的顶面设置有第三连接点305，导电转换层3022的底面设置有第四连接点306，第三连接点305与第四连接点306处于不同直线上；第一导电柱3021一端与第一接点连接303，另一端与第三连接点305连接；第二导电柱3023一端与第二连接点304连接，另一端与第四接点306连接。第一导电柱3021贯穿基板301的至少一个第一层，第二导电柱3023贯穿基板301的至少一个第二层，该至少一个第一层与至少一个第二层是不同的层，该导电转换层位于至少一个第一层与至少一个第二层之间，使得所述第一导电柱3021和所述第二导电柱3023不位于同一直线上即可。例如，基板301从上到下可以分为9层，第二导电柱3023位于第1层至5层，第一导电柱3021可以位于第6层至9层。导电转换层3022位于第5层和第6层之间，形成一个横向的连接。

上面对本发明实施例中芯片测试板进行了描述，下面对本发明实施例中的芯片测试系统进行描述，在图3或4的基础上，请进一步参阅图5，并可以一并参阅图8和图9，本发明实施例中芯片测试系统包括：待测试芯片501、芯片测试板502、芯片测试平台503。芯片测试平台503包括芯片测试套件5031和与其耦合的芯片测试机台5032；芯片测试套件5031包括芯片测试套件底座50311和芯片测试套件上盖50312；芯片测试套件上盖50312用于将承载有待测试芯片501的芯片测试板502固定在芯片测试套件底座50311；测试顶针504位于芯片测试套件底座50311顶面，测试顶针504顶到芯片测试板502的传输线302，具体是顶到第二连接点304，以使得芯片测试机台5032与待测试芯片501电连接。芯片测试套件底座50311可以是socket。在本发明实施例中，针对不同的芯片测试板502，可以设计不同的socket，使得socket可以连着芯片测试板502一起对芯片进行测试。例如，芯片测试套件底座50311是可拆卸于所述芯片测试机台的5032，便于对芯片测试套件底座50311针对不同的待测试芯片501和芯片测试板502进行定制，实现更加灵活。可选地，芯片测试套件上盖50312也是可拆卸于所述芯片测试机台的5032的。可选地，待测试芯片501和芯片测试板502可以形成一个测试装置，其作为一个整体可以从芯片测试套件底座50311上可灵活地拆卸。

芯片测试机台5032可以是由FPGA(可编程逻辑门阵列)搭建的高速信号检测板，他的作用是模拟ATE的做法来执行周期性测试，将所需要的预置激励注入到待测试芯片501中，并且监控测试输出(即目标输出结果)，将测试输出同预置输出结果进行对比，从而来判断芯片是否失效。相比传统ATE机台，本测试方案成本低。上图3或4中的每个连接点可以是前文所述的焊锡球。

上面对本发明实施例中芯片测试板及芯片测试系统进行了描述，下面对本发明实施例中的芯片测试的方法进行描述，请参阅图6，芯片测试板被固定在芯片测试套件上进行测试，固定前后的状态如图8、图9所示。本发明实施例中芯片测试的方法一个实施例包括：

601、通过芯片测试板502承载待测试芯片501，并对芯片测试板502进行周期性试验。

将待测试芯片501固定在芯片测试板502上后，根据不同的试验条件对承载有待测试芯片的芯片测试板进行周期性的试验。在实际应用中，芯片测试条件有多种情况，下面仅以几个例子进行说明，实际实施中可以不局限于一下下面的示例。

A、当待测试芯片501在跌落测试条件下进行试验时，通过芯片测试板502承载待测试芯片501，并对芯片测试板502进行周期性试验：

(1)在芯片测试板502上固定至少一片待测试芯片501，芯片测试板502与待测试芯片501包括不点胶处理和点胶处理两种情况。优选的，芯片测试板501上固定4片待测试芯片501，该芯片测试板的尺寸为103×52×0.65mm，螺钉孔距40×93mm，芯片测试板501使用环氧板FR-4材质并进行有机保焊膜工艺处理。在本实施例中，点胶处理是一种对基板上SMT的芯片增加胶水来增强抗跌落应力的工艺方法。

(2)针对不点胶处理的芯片测试板502和点胶处理的芯片测试板502分别取相同预置片数的待测试芯片501进行试验。优选的，点胶处理的待测试芯片501和不点胶处理的待测试芯片501分别取36片进行试验。

(3)在预设的跌落条件和跌落方向下，做待测试芯片501朝下的一面的跌落试验。优选的，跌落条件：最大加速度为1500G，脉冲持续时间为1.0ms。

(4)对芯片测试板502进行试验，试验到待测试芯片501跌坏为止。

B、当待测试芯片501在温循测试条件下进行试验时，通过芯片测试板502承载待测试芯片501，并对芯片测试板502进行周期性试验：

(1)在芯片测试板502上固定至少一片待测试芯片501，该芯片测试板502与待测试芯片501包括不点胶处理和点胶处理两种情况。优选的，芯片测试板502上固定4片待测试芯片501，该芯片测试板502的尺寸根据温循机台大小进行调节，具体此处不做限定。芯片测试板502使用环氧板FR-4材质并进行有机保焊膜工艺处理。

(2)针对不点胶处理的芯片测试板502和点胶处理的芯片测试板502分别取相同预置片数的待测试芯片501进行试验。优选的，点胶处理的待测试芯片501和不点胶处理的待测试芯片501分别取36片进行试验。

(3)将承载有待测试芯片501的芯片测试板502放入温循机台进行试验，温循机台按照预置的条件进行试验。

温循机台的变化范围取-40至85摄氏度，爬坡速度不低于10度/分钟，保持时间15分钟。优选的，温循机台的变化范围取-40至100摄氏度，爬坡速度为15度/分钟，保持时间15分钟。

(4)对芯片测试板502进行试验，试验到待测试芯片501业务性能出现不可逆变化为止。

C、当待测试芯片501在温冲测试条件下进行试验时，通过芯片测试板502承载待测试芯片501，并对芯片测试板502进行周期性试验：

(1)在芯片测试板502上固定至少一片待测试芯片501，该芯片测试板502与待测试芯片502包括不点胶处理一种情况。优选的，芯片测试板502上固定1片待测试芯片501，该芯片测试板502的尺寸根据温冲机台大小进行调节，具体此处不做限定。芯片测试板502使用环氧板FR-4材质并进行有机保焊膜工艺处理。

(2)针对不点胶处理的芯片测试板502取预置片数的待测试芯片501进行试验。优选的，不点胶处理的待测试芯片501取200片进行试验。

(3)将承载有待测试芯片501的芯片测试板502放入温冲机台进行试验，温冲机台按照预置的条件进行试验。优选的，温冲机台的变化范围取-40至150摄氏度，爬坡速度为210度/30秒，保持时间10分钟。

(4)对芯片测试板502进行试验，试验到待测试芯片501业务性能出现不可逆变化为止。

上面以三个例子说明了在不同试验条件下的测试方法，在实际应用中，需要说明的是，还可以有其他条件的试验方法，如，在螺钉、复合应力测试条件下的试验等，具体此处不做限定，关于其他实验条件的设定可参照现有技术中的测试流程。

602、通过芯片测试平台503对每一周期试验后的芯片测试板502进行检测。

将每一周期试验后的芯片测试板502固定在芯片测试平台上，对芯片测试板502上的待测试芯片501进行检测。

603、判断芯片测试板上的待测试芯片501是否失效。若失效，则不再进行试验；若未失效，则继续进行试验。因此，以上步骤601至603被反复周期性地执行，直到产生测试结果。

在图6基础上更近一步地，请参阅图7，芯片测试的方法另一个更具体的实施例包括：

701、通过芯片测试板502承载待测试芯片501，并对芯片测试板502进行周期性试验。本实施例中的步骤701与前述图6所示实施例中的步骤601类似，具体此处不再赘述。

702、通过芯片测试套件5031将每一周期试验后的芯片测试板502固定在芯片测试平台503上。例如，将每一周期试验后的芯片测试板502放置在芯片测试套件底座50311上，使测试顶针504顶到芯片测试板502的传输线302，具体是顶到第二连接点304，使用芯片测试套件上盖50312将承载有待测试芯片501的芯片测试板502固定在测试套件底座50311上。芯片测试套件5031固定芯片测试板的前后状态如图8、图9所示。

703、通过测试顶针将预置激励输入到芯片测试板的传输线，以使得待测试芯片接收预置的激励，该激励是用于执行测试的输入信号。该测试顶针504与芯片测试板502的传输线302连接，芯片测试机台5032与待测试芯片501电连接。

704、在输出端获取待测试芯片501的目标输出结果，该目标输出结果根据待测试芯片501接收的所述激励得到。该目标输出结果即是以所述激励作为输入对实验后的待测试芯片501进行检测得到的检测结果。

705、将待测试芯片501的目标输出结果与预置输出结果进行对比。例如，预置的输出结果可以由正常工作的待测试芯片501根据激励反馈得到。

706、判断芯片测试板502上的待测试芯片501是否失效。若目标输出结果未达到预置输出结果，则确定待测试芯片501失效；若目标输出结果达到预置输出结果，则确定待测试芯片501未失效。因此，以上步骤701至706被反复周期性地执行，直到产生测试结果。

本发明实施例中，通过改进后的芯片测试套件，将芯片测试板502与待测试芯片501一起固定在芯片测试平台503上进行检测，避免对待测试芯片501的破坏并实现对待测试芯片501的检测。

以上所述，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。需理解，以上方法实施例和装置实施例之间可以互相参考实施。

Claims (10)

1.一种芯片测试板，其特征在于，包括：基板和位于基板内部的传输线；

所述基板顶面设置有第一连接点，所述第一连接点用于连接待测试芯片，所述基板底面设置有第二连接点，所述第二连接点用于连接测试顶针，所述传输线与所述第一连接点和所述第二连接点分别连接，所述传输线在所述基板中弯折；其中

所述传输线通过所述第二连接点从所述测试顶针接收测试所需的激励，以及通过所述第一连接点向所述待测试芯片传输所述激励，或者

所述传输线通过所述第一连接点从所述待测试芯片接收目标输出结果，以及通过所述第二连接点向所述测试顶针传输所述目标输出结果，该目标输出结果是根据所述待测试芯片接收的所述激励得到。

2.根据权利要求1所述的芯片测试板，其特征在于，所述传输线包括：由所述弯折所导致的依次连接的第一导电柱、导电转换层和第二导电柱，所述第一导电柱和所述第二导电柱不位于同一直线上；

所述第一导电柱贯穿所述基板的至少一个第一层，所述第二导电柱贯穿所述基板的至少一个第二层，所述至少一个第一层与至少一个第二层不同，所述导电转换层位于所述至少一个第一层与至少一个第二层之间。

3.根据权利要求1或2所述的芯片测试板，其特征在于，所述第一导电柱和所述第二导电柱的至少一个与所述导电转换层大致呈90度弯折。

4.一种测试装置，其特征在于，包括如权利要求1至3中任一项所述的芯片测试板和所述待测试芯片，所述芯片测试板用于承载所述待测试芯片。

5.一种芯片测试系统，其特征在于，包括：芯片测试平台和如权利要求4所述的测试装置；

所述芯片测试平台包括芯片测试套件和芯片测试机台；

所述芯片测试套件包括芯片测试套件底座和芯片测试套件上盖；

所述芯片测试套件上盖用于将所述测试装置固定在所述芯片测试套件底座；

所述芯片测试套件底座的顶面具有测试顶针，所述测试顶针顶到所述第二连接点；其中

所述芯片测试机台用于产生所述激励或接收所述目标输出结果，所述测试顶针用于将所述激励从所述芯片测试机台经由所述传输线传输至所述待测试芯片或将所述目标输出结果从所述待测试芯片经由所述传输线传输至所述芯片测试机台。

6.根据权利要求5所述的芯片测试系统，其特征在于，所述芯片测试套件底座是可拆卸于所述芯片测试机台的。

7.根据权利要求5或6所述的芯片测试系统，其特征在于，所述芯片测试机台用于对所述芯片测试板进行周期性测试，并根据每个周期内产生的所述激励和接收的所述目标输出结果确定所述待测试芯片是否失效。

8.根据权利要求7所述的芯片测试系统，其特征在于，所述芯片测试机台包括：处理器，用于将所述目标输出结果与预置输出结果进行对比，并在所述目标输出结果未达到预置输出结果时，确定所述待测试芯片失效。

9.根据权利要求7所述的芯片测试系统，其特征在于，所述芯片测试机台用于通过模拟自动测试设备ATE来执行所述的周期性测试。

10.一种芯片测试方法，用于对如权利要求4所述的测试装置执行测试，其特征在于，包括：通过顶到所述第二连接点的测试顶针向所述待测试芯片施加所述激励或从所述待测试芯片接收所述目标输出结果以对所述芯片测试板进行周期性测试，并根据每个周期内产生的所述激励和接收的所述目标输出结果确定所述待测试芯片是否失效。