KR20120018916A - 인터포저 칩 및 인터포저 칩의 테스트 방법 - Google Patents

인터포저 칩 및 인터포저 칩의 테스트 방법 Download PDF

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Abstract

인터포저 칩은 절연 기판, 제 1 도전 패턴, 제 2 도전 패턴 및 테스트 패턴을 포함한다. 제 1 도전 패턴은 상기 절연 기판에 내장된다. 제 2 도전 패턴은 상기 절연 기판에 내장된다. 상기 제 1 도전 패턴과 상기 제 2 도전 패턴의 전기적 특성 테스트를 위해, 테스트 패턴은 상기 제 1 도전 패턴과 상기 제 2 도전 패턴을 전기적으로 연결시킨다. 따라서, 반도체 칩을 도전 패턴들에 연결하지 않고도 도전 패턴들에 대한 테스트가 가능하다.

Description

인터포저 칩 및 인터포저 칩의 테스트 방법{INTERPOSER CHIP AND METHOD OF TESTING THE INTERPOSER CHIP}
본 발명은 인터포저 칩 및 인터포저 칩의 테스트 방법에 관한 것으로서, 보다 구체적으로는 서로 다른 면적들을 갖는 2개의 반도체 칩들을 전기적으로 연결시키기 위한 인터포저 칩, 및 이러한 인터포저 칩의 전기적 특성을 테스트하는 방법에 관한 것이다.
일반적으로, 반도체 기판에 여러 가지 반도체 공정들을 수행하여 복수개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판에 실장하기 위해서, 반도체 칩에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다.
한편, 반도체 패키지의 저장 능력을 높이기 위해서, 복수개의 반도체 칩들이 적층된 멀티-칩 패키지에 대한 연구가 활발히 진행되고 있다. 적층된 반도체 칩들은 도전성 와이어를 매개로 전기적으로 연결된다.
여기서, 반도체 칩들의 크기가 서로 다를 경우, 도전성 와이어의 길이 제한으로 인해서 적층된 반도체 칩들을 도전성 와이어를 이용해서 직접 연결시키기가 어렵다. 이러한 경우, 반도체 칩들 사이에 인터포저 칩을 개재시켜서, 반도체 칩들을 인터포저 칩을 매개로 전기적으로 연결시키게 된다.
종래의 인터포저 칩은 절연 기판, 및 절연 기판에 내장된 도전 패턴들을 포함한다. 도전 패턴들이 반도체 칩들과 전기적으로 연결된다.
종래의 도전 패턴들은 전기적으로 절연되어 있다. 따라서, 전기적으로 절연된 도전 패턴들의 전기적 특성을 테스트할 수가 없었다. 도전 패턴들의 전기적 특성을 테스트하기 위해서는, 반도체 칩을 도전 패턴에 연결시킨 후에야 가능하였다. 결과적으로, 도전 패턴에 이상이 있을 경우, 인터포저 칩 뿐만 아니라 반도체 칩까지 폐기 처분해야하는 문제가 있다.
본 발명은 반도체 칩을 연결시키기 전에도 도전 패턴의 전기적 테스트가 가능한 인터포저 칩을 제공한다.
또한, 본 발명은 상기된 인터포저 칩의 전기적 특성을 테스트하는 방법을 제공한다.
본 발명의 일 견지에 따른 인터포저 칩은 절연 기판, 제 1 도전 패턴, 제 2 도전 패턴 및 테스트 패턴을 포함한다. 제 1 도전 패턴은 상기 절연 기판에 내장된다. 제 2 도전 패턴은 상기 절연 기판에 내장된다. 상기 제 1 도전 패턴과 상기 제 2 도전 패턴의 전기적 특성 테스트를 위해, 테스트 패턴은 상기 제 1 도전 패턴과 상기 제 2 도전 패턴을 전기적으로 연결시킨다.
본 발명의 일 실시예에 따르면, 상기 테스트 패턴은 e-퓨즈를 포함할 수 있다. 또는, 상기 테스트 패턴은 금속 라인을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 인터포저 칩은 상기 제 1 도전 패턴 상에 형성된 제 1 도전 범프, 및 상기 제 2 도전 패턴 상에 형성된 제 2 도전 범프를 더 포함할 수 있다. 상기 테스트 패턴은 상기 제 1 도전 범프와 상기 제 2 도전 범프 사이를 연결시킨다.
본 발명의 다른 견지에 따른 인터포저 칩의 테스트 방법에 따르면, 인터포저 칩의 제 1 도전 패턴과 제 2 도전 패턴을 테스트 패턴으로 전기적으로 연결시킨다. 상기 제 1 도전 패턴으로부터 상기 테스트 패턴을 경유해서 상기 제 2 도전 패턴으로 테스트 전류를 공급한다. 상기 테스트 전류를 검출한다.
본 발명의 일 실시예에 따르면, 상기 테스트 전류를 검출하는 단계는 상기 제 1 도전 패턴과 상기 제 2 도전 패턴에 프로버를 접촉시키는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 방법은 상기 테스트 전류를 검출한 후, 상기 테스트 패턴을 절단하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 테스트 패턴은 e-퓨즈를 포함할 수 있다. 상기 e-퓨즈를 절단하는 단계는 상기 e-퓨즈로 절단 전류를 공급하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 테스트 패턴은 금속 라인을 포함할 수 있다. 상기 금속 라인을 절단하는 단계는 상기 금속 라인을 식각하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 방법은 상기 제 1 도전 패턴과 상기 제 2 도전 패턴 상에 제 1 도전 범프와 제 2 도전 범프를 각각 형성하는 단계를 더 포함할 수 있다. 상기 제 1 도전 범프와 상기 제 2 도전 범프를 상기 테스트 패턴을 이용해서 전기적으로 연결시킨다.
본 발명의 또 다른 견지에 따른 멀티-칩 패키지는 제 1 반도체 칩, 인터포저 칩 및 제 2 반도체 칩을 포함한다. 인터포저 칩은 제 1 반도체 칩과 제 2 반도체 칩 사이에 개재되어, 제 1 반도체 칩과 제 2 반도체 칩을 전기적으로 연결시킨다. 인터포저 칩은 절연 기판, 제 1 도전 패턴, 제 2 도전 패턴 및 테스트 패턴을 포함한다. 제 1 도전 패턴은 상기 절연 기판에 내장된다. 제 2 도전 패턴은 상기 절연 기판에 내장된다. 상기 제 1 도전 패턴과 상기 제 2 도전 패턴의 전기적 특성 테스트를 위해, 테스트 패턴은 상기 제 1 도전 패턴과 상기 제 2 도전 패턴을 전기적으로 연결시킨다. 제 1 도전 패턴과 제 2 도전 패턴에 대한 테스트가 완료되면, 테스트 패턴은 절단된다.
본 발명의 일 실시예에 따르면, 제 1 반도체 칩은 제 1 반도체 칩을 관통하여 인터포저 칩의 제 1 및 제 2 도전 패턴들과 전기적으로 연결된 제 1 플러그들을 갖는다. 제 2 반도체 칩은 제 2 반도체 칩을 관통하여 인터포저 칩의 제 1 및 제 2 도전 패턴들과 전기적으로 연결된 제 2 플러그들을 갖는다.
제 1 플러그들과 인터포저 칩의 제 1 및 제 2 도전 패턴들 사이에 제 1 도전성 범프들이 개재될 수 있다. 제 2 플러그들과 인터포저 칩의 제 1 및 제 2 도전 패턴들 사이에 제 2 도전성 범프들이 개재될 수 있다.
상기된 본 발명에 따르면, 인터포저 칩의 도전 패턴들이 테스트 패턴을 매개로 전기적으로 연결되어 있으므로, 반도체 칩을 도전 패턴들에 연결하지 않고도 도전 패턴들에 대한 테스트가 가능한다. 따라서, 도전 패턴들이 비정상일 경우, 인터포저 칩만을 폐기 처분할 수가 있게 된다.
도 1은 본 발명의 제 1 실시예에 따른 인터포저 칩을 나타낸 단면도이다.
도 2는 도 1의 인터포저 칩을 테스트하는 방법을 순차적으로 나타낸 흐름도이다.
도 3은 본 발명의 제 2 실시예에 따른 인터포저 칩을 나타낸 단면도이다.
도 4는 도 3의 인터포저 칩을 테스트하는 방법을 순차적으로 나타낸 흐름도이다.
도 5는 본 발명의 제 3 실시예에 따른 인터포저 칩을 나타낸 단면도이다.
도 6은 도 5의 인터포저 칩을 테스트하는 방법을 순차적으로 나타낸 흐름도이다.
도 7은 도 1의 인터포저 칩을 갖는 멀티-칩 패키지를 나타낸 절단한 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
인터포저 칩
실시예 1
도 1은 본 발명의 제 1 실시예에 따른 인터포저 칩을 나타낸 단면도이다.
도 1을 참조하면, 본 실시예에 따른 인터포저 칩(100)은 절연 기판(110), 제 1 도전 패턴(120), 제 2 도전 패턴(130) 및 테스트 패턴(140)을 포함한다.
절연 기판(110)은 대략 직사각형의 평판 형상을 갖는다. 본 실시예에서, 절연 기판(110)은 산화물을 포함할 수 있다. 절연 기판(110)은 서로 다른 크기들을 갖는 반도체 칩들 사이에 개재된다.
제 1 도전 패턴(120)은 절연 기판(110)에 내장된다. 제 2 도전 패턴(130)도 절연 기판(110)에 내장된다. 제 1 도전 패턴(120)과 제 2 도전 패턴(130)은 반도체 칩의 패드들에 독립적으로 연결되므로, 서로 전기적으로 절연된 상태다.
테스트 패턴(140)은 전기적으로 절연된 제 1 도전 패턴(120)과 제 2 도전 패턴(130)을 서로 연결시킨다. 본 실시예에서, 테스트 패턴(140)은 e-퓨즈를 포함한다. e-퓨즈(140)로 절단 전류를 단시간내에 제공하게 되면, e-퓨즈(140)는 절단될 수 있다. 본 실시예에서, e-퓨즈(140)는 제 1 도전 패턴(120)의 하단과 제 2 도전 패턴(130)의 하단 사이에 연결된다. 다른 실시예로서, e-퓨즈(140)는 제 1 도전 패턴(120)의 상단과 제 2 도전 패턴(130)의 상단 사이에 연결될 수도 있다.
부가적으로, 입력 패드(151)가 제 1 도전 패턴(120)에 연결된다. 출력 패드(152)가 제 2 도전 패드(130)에 연결된다. 입력 패드(151)를 통해서 테스트 전류를 공급하면, 테스트 전류는 제 1 도전 패턴(120), e-퓨즈(140) 및 제 2 도전 패턴(130)을 경유해서 출력 패드(152)로 흐르게 된다. 출력 패드(152)로 공급된 테스트 전류를 검출하여, 제 1 도전 패턴(120)과 제 2 도전 패턴(130)의 정상 여부를 판정하게 된다.
여기서, 테스트 전류는 제 1 도전 패턴(120)으로 직접 제공될 수 있다. 또한, 제 2 도전 패턴(130)에서 테스트 전류를 검출할 수도 있다. 따라서, 입력 패드(151)와 출력 패드(152)는 본 실시예의 인터포저 칩(100)에서 배제될 수도 있다.
본 실시예에 따르면, 제 1 도전 패턴과 제 2 도전 패턴이 e-퓨즈를 매개로 전기적으로 연결되어 있으므로, 반도체 칩을 제 1 도전 패턴과 제 2 도전 패턴에 연결시키지 않아도, 제 1 도전 패턴과 제 2 도전 패턴의 전기적 특성을 테스트할 수가 있다.
도 2는 도 1의 인터포저 칩을 테스트하는 방법을 순차적으로 나타낸 흐름도이다.
도 2를 참조하면, 단계 ST210에서, 제 1 도전 패턴(120)과 제 2 도전 패턴(130)을 e-퓨즈(140)를 매개로 전기적으로 연결시킨다.
단계 ST220에서, 테스트 전류를 입력 패드(151)를 통해서 공급한다. 테스트 전류는 입력 패드(151), 제 1 도전 패턴(120), e-퓨즈(140) 및 제 2 도전 패턴(130)을 경유해서 출력 패드(152)로 흐르게 된다.
단계 ST230에서, 프로버를 제 1 도전 패턴(120)과 제 2 도전 패턴(130)에 접촉시켜서, 테스트 전류를 검출한다. 검출된 테스트 전류를 근거로 제 1 도전 패턴(120)과 제 2 도전 패턴(130)의 이상 여부를 판별한다.
단계 ST240에서, 인터포저 칩(100)의 테스트가 완료되면, 절단 전류를 e-퓨즈(140)로 단시간 내에 공급하여 e-퓨즈(140)를 절단한다. 따라서, 제 1 도전 패턴(120)과 제 2 도전 패턴(130)은 전기적으로 절연된다.
실시예 2
도 3은 본 발명의 제 2 실시예에 따른 인터포저 칩을 나타낸 단면도이다.
본 실시예에 따른 인터포저 칩(100a)은 테스트 패턴을 제외하고는 도 1의 인터포저 칩(100)과 실질적으로 동일한 구성요소를 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 3을 참조하면, 본 실시예에 따른 인터포저 칩(100a)의 테스트 패턴은 금속 라인(142)을 포함한다. 금속 라인(142)은 제 1 도전 패턴(120)과 제 2 도전 패턴(130)을 전기적으로 연결시킨다. 본 실시예에서, 금속 라인(142)은 제 1 도전 패턴(120)의 상단과 제 2 도전 패턴(130)의 상단 사이에 연결된다. 다른 실시예로서, 금속 라인(142)은 제 1 도전 패턴(120)의 하단과 제 2 도전 패턴(130)의 하단 사이에 연결될 수도 있다. 금속 라인(142)은 식각 공정을 통해서 절단될 수 있다.
도 4는 도 3의 인터포저 칩을 테스트하는 방법을 순차적으로 나타낸 흐름도이다.
도 4를 참조하면, 단계 ST310에서, 제 1 도전 패턴(120)과 제 2 도전 패턴(130)을 금속 라인(142)을 매개로 전기적으로 연결시킨다.
단계 ST320에서, 테스트 전류를 입력 패드(151)를 통해서 공급한다. 테스트 전류는 입력 패드(151), 제 1 도전 패턴(120), 금속 라인(142) 및 제 2 도전 패턴(130)을 경유해서 출력 패드(152)로 흐르게 된다.
단계 ST330에서, 프로버를 제 1 도전 패턴(120)과 제 2 도전 패턴(130)에 접촉시켜서, 테스트 전류를 검출한다. 검출된 테스트 전류를 근거로 제 1 도전 패턴(120)과 제 2 도전 패턴(130)의 이상 여부를 판별한다.
단계 ST340에서, 인터포저 칩(100a)의 테스트가 완료되면, 금속 라인(142)을 식각하여 금속 라인(142)을 절단한다. 따라서, 제 1 도전 패턴(120)과 제 2 도전 패턴(130)은 전기적으로 절연된다.
실시예 3
도 5는 본 발명의 제 3 실시예에 따른 인터포저 칩을 나타낸 단면도이다.
본 실시예에 따른 인터포저 칩(100b)은 도전 범프들을 더 포함하는 것을 제외하고는 도 1의 인터포저 칩(100)과 실질적으로 동일한 구성요소를 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 5를 참조하면, 제 1 도전 범프(122)가 제 1 도전 패턴(120) 상에 형성된다. 제 2 도전 범프(132)가 제 2 도전 패턴(120) 상에 형성된다. 제 1 도전 범프(122)와 제 2 도전 범프(132) 상에 반도체 칩(미도시)의 패드들이 전기적으로 연결된다.
본 실시예에서, 테스트 패턴은 금속 라인(144)을 포함한다. 금속 라인(144)은 제 1 도전 범프(122)와 제 2 도전 범프(132)를 전기적으로 연결시킨다. 금속 라인(144)은 식각 공정을 통해서 절단될 수 있다.
도 6은 도 5의 인터포저 칩을 테스트하는 방법을 순차적으로 나타낸 흐름도이다.
도 6을 참조하면, 단계 ST410에서, 제 1 도전 범프(122)과 제 2 도전 범프(132)를 금속 라인(144)을 매개로 전기적으로 연결시킨다.
단계 ST420에서, 테스트 전류를 입력 패드(151)를 통해서 공급한다. 테스트 전류는 입력 패드(151), 제 1 도전 범프(122), 제 1 도전 패턴(120), 금속 라인(144), 제 2 도전 패턴(130) 및 제 2 도전 범프(132)를 경유해서 출력 패드(152)로 흐르게 된다.
단계 ST430에서, 프로버를 제 1 도전 패턴(120)과 제 2 도전 패턴(130)에 접촉시켜서, 테스트 전류를 검출한다. 검출된 테스트 전류를 근거로 제 1 도전 패턴(120)과 제 2 도전 패턴(130)의 이상 여부를 판별한다.
단계 ST440에서, 인터포저 칩(100b)의 테스트가 완료되면, 금속 라인(144)을 식각하여 금속 라인(144)을 절단한다. 따라서, 제 1 도전 범프(122)와 제 2 도전 범프(132) 사이에 금속 라인(144)이 존재하지 않게 되므로, 제 1 도전 패턴(120)과 제 2 도전 패턴(130)은 전기적으로 절연된다.
멀티-칩 패키지
도 7은 도 1의 인터포저 칩을 갖는 멀티-칩 패키지를 나타낸 절단한 단면도이다.
도 7을 참조하면, 본 실시예에 따른 멀티-칩 패키지(200)는 제 1 반도체 칩(210), 인터포저 칩(100) 및 제 2 반도체 칩(220)을 포함한다. 여기서, 인터포저 칩(100)은 실시예 1에서 상세히 설명하였으므로, 반복 설명은 생략한다.
제 1 반도체 칩(210)은 인터포저 칩(100)의 하부에 배치된다. 부가적으로, 제 1 반도체 칩(210)은 패키지 기판(미도시) 상에 부착될 수 있다. 제 1 반도체 칩(210)은 제 1 플러그(212)들을 갖는다. 제 1 플러그(212)들은 제 1 반도체 칩(210)에 수직 방향을 따라 관통 형성된다. 본 실시예에서, 제 1 플러그(212)들은 패키지 기판의 패드들과 도전성 범프(미도시)를 매개로 전기적으로 연결된다.
인터포저 칩(100)은 제 1 반도체 칩(210) 상에 부착된다. 인터포저 칩(100)은 제 1 반도체 칩(210)보다 작은 면적을 갖는다. 제 1 도전성 범프(230)들이 인터포저 칩(100)과 제 1 반도체 칩(210) 사이에 개재된다. 본 실시예에서, 인터포저 칩(100)의 제 1 도전 패턴(120)과 제 2 도전 패턴(130)들은 제 1 도전성 범프(230)들을 매개로 제 1 반도체 칩(210)의 제 1 플러그(212)들과 전기적으로 연결된다. 여기서, 인터포저 칩(100)에 대한 테스트는 이미 완료된 상태이다. 따라서, 테스트 패턴(140)들은 절단되어 전기적으로 연결되어 있지 않다.
제 2 반도체 칩(220)은 인터포저 칩(100) 상에 부착된다. 인터포저 칩(100)은 제 2 반도체 칩(220)보다 큰 면적을 갖는다. 제 2 반도체 칩(220)은 제 2 플러그(222)들을 갖는다. 제 2 플러그(212)들은 제 2 반도체 칩(220)에 수직 방향을 따라 관통 형성된다. 제 2 도전성 범프(240)들이 인터포저 칩(100)과 제 2 반도체 칩(220) 사이에 개재된다. 본 실시예에서, 인터포저 칩(100)의 제 1 도전 패턴(120)과 제 2 도전 패턴(130)들은 제 2 도전성 범프(240)들을 매개로 제 2 반도체 칩(220)의 제 2 플러그(222)들과 전기적으로 연결된다.
여기서, 테스트 패턴(140)들이 전기적으로 절연되어 있으므로, 제 2 반도체 칩(220)에 인가된 전류는 제 2 플러그(222), 제 2 도전성 범프(240), 인터포저 칩(100)의 제 1 및 제 2 도전 패턴(120, 130) 및 제 1 도전성 범프(230)들을 경유해서 제 1 반도체 칩(210)의 제 1 플러그(212)들로 공급된다. 즉, 전류는 테스트 패턴(140)들을 통해서는 흐르지 않는다.
한편, 본 실시예의 멀티-칩 패키지(200)는 도 1의 인터포저 칩(100)을 갖는 것으로 예시하였으나, 도 3의 인터포저 칩(100a)이나 도 5의 인터포저 칩(100b)을 포함할 수도 있다.
상술한 바와 같이 본 발명에 의하면, 인터포저 칩의 도전 패턴들이 테스트 패턴을 매개로 전기적으로 연결되어 있으므로, 반도체 칩을 도전 패턴들에 연결하지 않고도 도전 패턴들에 대한 테스트가 가능한다. 따라서, 도전 패턴들이 비정상일 경우, 인터포저 칩만을 폐기 처분할 수가 있게 된다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 ; 절연 기판 120 ; 제 1 도전 패턴
130 ; 제 2 도전 패턴 140 ; e-퓨즈

Claims (10)

  1. 절연 기판;
    상기 절연 기판에 내장된 제 1 도전 패턴;
    상기 절연 기판에 내장된 제 2 도전 패턴; 및
    상기 제 1 도전 패턴과 상기 제 2 도전 패턴의 전기적 특성 테스트를 위해, 상기 제 1 도전 패턴과 상기 제 2 도전 패턴을 전기적으로 연결시키는 테스트 패턴을 포함하는 인터포저 칩.
  2. 제 1 항에 있어서, 상기 테스트 패턴은 e-퓨즈를 포함하는 인터포저 칩.
  3. 제 1 항에 있어서, 상기 테스트 패턴은 금속 라인을 포함하는 인터포저 칩.
  4. 제 1 항에 있어서,
    상기 제 1 도전 패턴 상에 형성된 제 1 도전 범프; 및
    상기 제 2 도전 패턴 상에 형성된 제 2 도전 범프를 더 포함하고,
    상기 테스트 패턴은 상기 제 1 도전 범프와 상기 제 2 도전 범프 사이를 연결하는 인터포저 칩.
  5. 인터포저 칩의 제 1 도전 패턴과 제 2 도전 패턴을 테스트 패턴으로 전기적으로 연결시키는 단계;
    상기 제 1 도전 패턴으로부터 상기 테스트 패턴을 경유해서 상기 제 2 도전 패턴으로 테스트 전류를 공급하는 단계; 및
    상기 테스트 전류를 검출하는 단계를 포함하는 인터포저 칩의 테스트 방법.
  6. 제 5 항에 있어서, 상기 테스트 전류를 검출하는 단계는 상기 제 1 도전 패턴 또는 상기 제 2 도전 패턴에 프로버를 접촉시키는 단계를 포함하는 인터포저 칩의 테스트 방법.
  7. 제 5 항에 있어서, 상기 테스트 전류를 검출한 후, 상기 테스트 패턴을 절단하는 단계를 더 포함하는 인터포저 칩의 테스트 방법.
  8. 제 7 항에 있어서, 상기 테스트 패턴은 e-퓨즈를 포함하고,
    상기 e-퓨즈를 절단하는 단계는 상기 e-퓨즈로 절단 전류를 공급하는 단계를 포함하는 인터포저 칩의 테스트 방법.
  9. 제 7 항에 있어서, 상기 테스트 패턴은 금속 라인을 포함하고,
    상기 금속 라인을 절단하는 단계는 상기 금속 라인을 식각하는 단계를 포함하는 인터포저 칩의 테스트 방법.
  10. 제 5 항에 있어서, 상기 제 1 도전 패턴과 상기 제 2 도전 패턴 상에 제 1 도전 범프와 제 2 도전 범프를 각각 형성하는 단계를 더 포함하고,
    상기 제 1 도전 범프와 상기 제 2 도전 범프를 상기 테스트 패턴을 이용해서 전기적으로 연결시키는 인터포저 칩의 테스트 방법.
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