KR101490334B1 - 인터포저 칩 및 인터포저 칩을 갖는 멀티-칩 패키지 - Google Patents

인터포저 칩 및 인터포저 칩을 갖는 멀티-칩 패키지 Download PDF

Info

Publication number
KR101490334B1
KR101490334B1 KR20080040579A KR20080040579A KR101490334B1 KR 101490334 B1 KR101490334 B1 KR 101490334B1 KR 20080040579 A KR20080040579 A KR 20080040579A KR 20080040579 A KR20080040579 A KR 20080040579A KR 101490334 B1 KR101490334 B1 KR 101490334B1
Authority
KR
South Korea
Prior art keywords
test
conductive
semiconductor chip
conductive patterns
chip
Prior art date
Application number
KR20080040579A
Other languages
English (en)
Other versions
KR20090114770A (ko
Inventor
박성용
조태제
김태훈
김종국
조병연
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR20080040579A priority Critical patent/KR101490334B1/ko
Priority to US12/453,144 priority patent/US7928435B2/en
Publication of KR20090114770A publication Critical patent/KR20090114770A/ko
Application granted granted Critical
Publication of KR101490334B1 publication Critical patent/KR101490334B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31723—Hardware for routing the test signal within the device under test to the circuits to be tested, e.g. multiplexer for multiple core testing, accessing internal nodes
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/31813—Test pattern generators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Manufacturing & Machinery (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

인터포저 칩은 절연 기판, 도전 패턴들 및 테스트 패턴을 포함한다. 도전 패턴들은 상기 절연 기판 상에 형성되어, 도전 와이어들이 연결된다. 테스트 패턴은 상기 도전 패턴들 각각에 연결되어, 상기 도전 패턴들과 상기 도전 와이어들 간의 전기적 연결을 테스트하기 위한 테스트 전류가 흐른다. 따라서, 인터포저 칩이 도전 패턴들에 연결된 테스트 패턴을 갖고 있으므로, 테스트 전류를 도전 와이어와 도전 패턴을 경유해서 테스트 패턴으로 공급할 수가 있다. 결과적으로, 테스트 패턴으로 공급된 테스트 전류로부터 도전 와이어와 도전 패턴 간의 전기적 연결 상태를 확인할 수가 있게 된다.

Description

인터포저 칩 및 인터포저 칩을 갖는 멀티-칩 패키지{INTERPOSER CHIP AND MULTI-CHIP PACKAGE HAVING THE INTERPOSER CHIP}
본 발명은 인터포저 칩 및 인터포저 칩을 갖는 멀티-칩 패키지에 관한 것으로서, 보다 구체적으로는 서로 다른 면적들을 갖는 2개의 반도체 칩들을 전기적으로 연결시키기 위한 인터포저 칩 및 이러한 인터포저 칩을 갖는 멀티-칩 패키지에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 복수개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판에 실장하기 위해서, 웨이퍼에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다.
한편, 반도체 패키지의 저장 능력을 높이기 위해서, 복수개의 반도체 칩들이 적층된 멀티-칩 패키지에 대한 연구가 활발히 진행되고 있다. 적층된 반도체 칩들은 도전성 와이어를 매개로 전기적으로 연결된다.
여기서, 반도체 칩들의 크기가 서로 다를 경우, 도전성 와이어의 길이 제한으로 인해서 적층된 반도체 칩들을 도전성 와이어를 이용해서 직접 연결시키기가 어렵다. 이러한 경우, 반도체 칩들 사이에 인터포저 칩을 개재시켜서, 반도체 칩들 을 인터포저 칩을 매개로 전기적으로 연결시키게 된다.
종래의 인터포저 칩은 절연 기판, 및 절연 기판 상에 형성된 도전 패턴들을 포함한다. 도전 패턴들과 반도체 칩들이 도전 와이어들을 매개로 전기적으로 연결된다.
그러나, 종래의 인터포저 칩은 공통 패드를 갖고 있지 않아서, 도전 와이어가 정확하게 도전 패턴들에 연결되었는지 확인할 수가 없다. 즉, 도전 와이어를 도전 패턴에 연결시킨 상태에서, 도전 와이어를 통해서 도전 패턴으로 테스트 전류가 흐르는지 여부를 확인할 수가 없다.
본 발명은 도전 와이어와 도전 패턴간의 전기적 연결을 확인할 수 있는 인터포저 칩을 제공한다.
또한, 본 발명은 상기된 인터포저 칩을 갖는 멀티-칩 패키지를 제공한다.
본 발명의 일 견지에 따른 인터포저 칩은 절연 기판, 도전 패턴들 및 테스트 패턴을 포함한다. 도전 패턴들은 상기 절연 기판 상에 형성되어, 도전 와이어들이 연결된다. 테스트 패턴은 상기 도전 패턴들 각각에 연결되어, 상기 도전 패턴들과 상기 도전 와이어들 간의 전기적 연결을 테스트하기 위한 테스트 전류가 흐른다.
본 발명의 일 실시예에 따르면, 상기 테스트 패턴은 상기 도전 패턴들 각각으로부터 연장된 복수개의 테스트 라인들, 및 상기 테스트 라인들의 단부들을 연결하는 공통 라인을 포함할 수 있다.
또한, 상기 테스트 패턴은 상기 테스트 라인들 각각에 형성되어, 상기 테스트 전류를 상기 도전 패턴들로부터 상기 테스트 패턴 방향으로만 흐르도록 유도하는 일방향 유도 소자를 더 포함할 수 있다. 상기 일방향 유도 소자는 다이오드 또는 캐패시터를 포함할 수 있다.
부가적으로, 상기 테스트 패턴은 상기 공통 라인에 형성되어, 상기 테스트 전류의 흐름을 확인하기 위한 테스터가 접촉하게 되는 공통 패드를 더 포함할 수 있다. 상기 공통 패드는 상기 도전 패턴에 포함되는 접지 패드일 수 있다.
본 발명의 다른 견지에 따른 인터포저 칩은 절연 기판, 도전 패턴들, 신호 라인들, 테스트 라인들, 일방향 유도 소자, 공통 라인 및 공통 패드를 포함한다. 도전 패턴들은 상기 절연 기판 상에 마주보도록 형성되어, 도전 와이어들이 연결된다. 테스트 라인들은 상기 도전 패턴들 각각으로부터 연장되어, 상기 도전 패턴들과 상기 도전 와이어들 간의 전기적 연결을 테스트하기 위한 테스트 전류가 흐른다. 일방향 유도 소자는 상기 테스트 라인들 각각에 형성되어, 상기 테스트 전류를 상기 도전 패턴들로부터 상기 테스트 라인 방향으로만 흐르도록 유도한다. 공통 라인은 상기 테스트 라인들의 단부들을 연결한다. 공통 패드는 상기 공통 라인에 형성되어, 상기 테스트 전류의 흐름을 확인하기 위한 테스터가 접촉한다.
본 발명의 또 다른 견지에 따른 인터포저 칩은 절연 기판, 신호 패드들, 신호 라인들, 접지 패드들, 접지 라인, 테스트 라인들 및 일방향 유도 소자를 포함한다. 신호 패드들은 절연 기판 상에 마주보도록 형성되어, 도전 와이어들이 연결된다. 신호 라인들은 상기 마주보는 신호 패드들을 연결한다. 접지 패드들은 상기 절연 기판 상에 마주보도록 형성된다. 접지 라인은 상기 접지 패드들을 연결한다. 테스트 라인들은 상기 신호 라인들 각각과 상기 접지 라인 사이를 연결하여, 상기 신호 패드들과 상기 도전 와이어들 간의 전기적 연결을 테스트하기 위한 테스트 전류가 흐른다. 일방향 유도 소자는 상기 테스트 라인들 각각에 형성되어, 상기 테스트 전류를 상기 신호 패드들로부터 상기 테스트 라인 방향으로만 흐르도록 유도한다. 여기서, 상기 접지 패드들이 상기 테스트 전류의 흐름을 확인하기 위한 테스터가 접촉하게 되는 공통 패드로서 기능한다.
본 발명의 또 다른 견지에 따른 멀티-칩 패키지는 제 1 반도체 칩, 제 2 반도체 칩 및 인터포저 칩을 포함한다. 제 2 반도체 칩은 상기 제 1 반도체 칩 상부에 배치된다. 인터포저 칩은 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에 개재된 절연 기판, 상기 절연 기판 상에 형성되고 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 각각에 전기적으로 연결된 도전 패턴들, 및 상기 도전 패턴들 각각에 연결되어 상기 도전 패턴들과 상기 제 1 반도체 칩 및 제 2 반도체 칩간의 전기적 연결을 테스트하기 위한 테스트 전류가 흐르는 테스트 패턴을 포함하는 인터포저 칩을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제 1 반도체 칩과 상기 인터포저 칩, 및 상기 인터포저 칩과 상기 제 2 반도체 칩 각각은 도전 와이어들에 의해 전기적으로 연결될 수 있다.
상기된 본 발명에 따르면, 인터포저 칩이 도전 패턴들에 연결된 테스트 패턴을 갖고 있으므로, 테스트 전류를 도전 와이어와 도전 패턴을 경유해서 테스트 패턴으로 공급할 수가 있다. 결과적으로, 테스트 패턴으로 공급된 테스트 전류로부터 도전 와이어와 도전 패턴 간의 전기적 연결 상태를 확인할 수가 있게 된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
인터포저 칩
실시예 1
도 1은 본 발명의 제 1 실시예에 따른 인터포저 칩을 나타낸 평면도이다.
도 1을 참조하면, 본 실시예에 따른 인터포저 칩(100)은 절연 기판(110), 제 1 내지 제 4 도전 패턴들(120, 130, 140, 150) 및 테스트 패턴을 포함한다.
절연 기판(110)은 직사각형의 평판 형상을 갖는다. 본 실시예에서, 절연막(110)의 예로서는 산화막을 들 수 있다. 절연 기판(110)은 서로 다른 크기들을 갖는 적층된 반도체 칩들 사이에 개재된다.
제 1 내지 제 4 도전 패턴(120, 130, 140, 150)들은 절연 기판(110) 상에 실질적으로 동일한 수평 간격을 두고 수평 방향을 따라 배열된다.
제 1 도전 패턴(120)은 제 1 컨택 패드(121), 제 2 컨택 패드(122) 및 제 1 도전 라인(123)을 포함한다. 제 1 컨택 패드(121)와 제 2 컨택 패드(122)는 절연 기판(110) 상에 마주보도록 배열된다. 제 1 컨택 패드(121)와 제 2 컨택 패드(122)는 제 1 도전 라인(123)을 통해서 전기적으로 연결된다. 본 실시예에서, 제 1 도전 패턴(120)의 재질로는 텅스텐, 알루미늄, 구리 등을 들 수 있다.
제 2 도전 패턴(130)은 제 1 도전 패턴(120)의 우측에 인접하게 배치된다. 제 2 도전 패턴(130)은 제 3 컨택 패드(131), 제 4 컨택 패드(132) 및 제 2 도전 라인(133)을 포함한다. 제 2 도전 패턴(130)은 제 1 도전 패턴(120)과 실질적으로 동일한 배열을 가지고 있으므로, 제 2 도전 패턴(130)에 대한 추가 설명은 생략한다.
제 3 도전 패턴(140)은 제 2 도전 패턴(130)의 우측에 인접하게 배치된다. 제 3 도전 패턴(140)은 제 5 컨택 패드(141), 제 6 컨택 패드(152) 및 제 3 도전 라인(143)을 포함한다. 제 3 도전 패턴(140)은 제 1 도전 패턴(120)과 실질적으로 동일한 배열을 가지고 있으므로, 제 3 도전 패턴(140)에 대한 추가 설명은 생략한다.
제 4 도전 패턴(150)은 제 3 도전 패턴(120)의 우측에 인접하게 배치된다. 제 4 도전 패턴(150)은 제 7 컨택 패드(151), 제 8 컨택 패드(152) 및 제 4 도전 라인(153)을 포함한다. 제 4 도전 패턴(150)은 제 1 도전 패턴(120)과 실질적으로 동일한 배열을 가지고 있으므로, 제 4 도전 패턴(150)에 대한 추가 설명은 생략한다.
여기서, 본 실시예에서는, 도전 패턴들의 수가 4개인 것으로 예시하였으나, 도전 패턴들의 수는 인터포저 칩(100)의 상하부에 배치되는 반도체 칩들의 패드들의 수와 대응되도록 변경될 수 있다.
테스트 패턴은 제 1 내지 제 4 도전 패턴(120, 130, 140, 150)들 각각에 연결된다. 후술하는 도전 와이어들과 제 1 내지 제 4 도전 패턴(120, 130, 140, 150)들 간의 전기적 연결 상태를 테스트하기 위한 테스트 전류가 테스트 패턴을 통해서 흐른다. 테스트 전류를 검출하는 테스터(195)가 테스트 패턴에 연결된다.
테스트 패턴은 제 1 내지 제 4 테스트 라인(161, 162, 163, 164)들, 공통 라인(170), 제 1 내지 제 4 일방향 유도 소자(181, 182, 183, 184)들 및 공통 패드(190)를 포함한다.
제 1 테스트 라인(161)은 절연 기판(110) 상에서 제 1 도전 라인(121)으로부터 우측 방향을 향해서 수평하게 연장된다. 제 2 테스트 라인(162)은 절연 기판(110) 상에서 제 2 도전 라인(131)으로부터 우측 방향을 향해서 수평하게 연장된다. 제 3 테스트 라인(163)은 절연 기판(110) 상에서 제 3 도전 라인(141)으로부터 우측 방향을 향해서 수평하게 연장된다. 제 4 테스트 라인(164)은 절연 기판(110) 상에서 제 4 도전 라인(151)으로부터 우측 방향을 향해서 수평하게 연장된다. 즉, 제 1 내지 제 4 테스트 라인(161, 162, 163, 164)들의 좌측 단부가 제 1 내지 제 4 도전 라인(121, 131, 141, 151)들 각각에 연결된다.
여기서, 제 1 내지 제 4 테스트 라인(161, 162, 163, 164)들은 서로 교차하지 않도록 배열될 것이 요구된다. 본 실시예에서, 제 1 내지 제 4 테스트 라인(161, 162, 163, 164)들은 서로 평행하게 배열된다. 또한, 제 4 도전 라인(151)으로부터 돌출된 제 1 내지 제 3 테스트 라인(161, 162, 163)들의 길이들과 제 4 테스트 라인(164)의 길이는 실질적으로 동일하다. 따라서, 제 1 테스트 라인(161)의 길이가 가장 길고, 제 4 테스트 라인(164)의 길이가 가장 짧다. 결과적으로, 제 1 내지 제 4 테스트 라인(161, 162, 163, 164)들의 우측 단부들을 연결하는 직선은 제 1 내지 제 4 도전 라인(121, 131, 141, 151)들과 실질적으로 평행을 이룬다.
공통 라인(170)이 제 1 내지 제 4 테스트 라인(161, 162, 163, 164)들의 우측 단부들을 연결하도록 절연 기판(110) 상에 배열된다. 따라서, 공통 라인(170)과 제 1 내지 제 4 도전 라인(121, 131, 141, 151)들은 실질적으로 평행하다.
여기서, 제 1 내지 제 4 테스트 라인(161, 162, 163, 164)들은 공통 라인(170)을 매개로 서로 연결되어 있으므로, 어느 한 컨택 패드를 통해 제공되어 어느 한 테스트 라인을 통해 흐르는 테스트 전류가 테스터(195) 뿐만이 아니라 다른 테스트 라인을 통해서 다른 컨택 패드로도 공급될 수 있다.
이를 방지하기 위해서, 제 1 내지 제 4 일방향 유도 소자(181, 182, 183, 184)들이 제 1 내지 제 4 테스트 라인(161, 162, 163, 164)들 각각에 배치된다. 제 1 내지 제 4 일방향 유도 소자(181, 182, 183, 184)들은 제 1 내지 제 4 테스트 라인(161, 162, 163, 164)들을 통해 흐르는 테스트 전류를 테스터(195) 방향으로만 흐르도록 유도한다. 본 실시예에서, 제 1 내지 제 4 일방향 유도 소자(181, 182, 183, 184)들은 다이오드, 캐패시터 등을 포함할 수 있다.
공통 패드(190)는 공통 라인(170)의 단부에 형성된다. 테스터(195)가 공통 패드(190)에 전기적으로 연결되어, 공통 라인(170)을 통해 흐르는 테스트 전류를 검출함으로써, 제 1 내지 제 4 도전 패턴(120, 130, 140, 150)들과 도전 와이어들간의 전기적 연결 상태를 확인할 수 있다.
본 실시예에 따르면, 도전 패턴들이 테스트 패턴에 전기적으로 연결되어 있으므로, 도전 패턴들로부터 테스트 패턴으로 제공된 테스트 전류로부터 도전 패턴과 도전 와이어간의 전기적 연결 상태를 확인할 수 있게 된다.
실시예 2
도 2는 본 발명의 제 2 실시예에 따른 인터포저 칩을 나타낸 평면도이다.
도 2를 참조하면, 본 실시예에 따른 인터포저 칩(100a)은 절연 기판(110), 신호 패드들(120a), 신호 라인들(121a), 접지 패드들(190a, 192a), 접지 라인(170a) 테스트 라인(161a)들 및 일방향 유도 소자(180a)를 포함한다.
본 실시예에서, 신호 패드(120a)들과 접지 패드(190a, 192a)들은 실시예 1의 도전 패턴의 컨택 패드들에 해당된다. 즉, 본 실시예의 인터포저 칩(100a)의 어느 한 도전 패턴이 접지 역할을 하게 된다. 따라서, 접지 패드(190a, 192a)들은 신호 패드(120a)들 모두와 연결될 수 있으므로, 별도의 공통 패드를 사용하지 않고 접지 패드(190a, 192a)들을 공통 패드로서 이용하게 된다. 결과적으로, 본 실시예의 인터포저 칩(100a)은 2개의 공통 패드를 갖게 된다.
신호 라인(121a)들이 마주보도록 배열된 신호 패드(120a)들을 전기적으로 연결한다. 신호 라인(121a)들은 실시예 1의 도전 라인에 해당된다.
접지 라인(170a)은 접지 패드(190a, 192a)들을 전기적으로 연결한다. 접지 라인(170a)이 실시예 1의 공통 라인에 해당된다.
테스트 라인(161a)들이 신호 라인(121a)들과 접지 라인(170a)을 전기적으로 연결한다. 일방향 유도 소자(180a)들이 테스트 라인(161a)들 각각에 배치된다. 테스트 라인(161a)과 일방향 유도 소자(180a)에 대해서는 실시예 1에서 상세히 설명하였으므로, 여기에서는 반복 설명은 생략한다.
본 실시예에 따르면, 도전 패턴들 중 어느 하나가 접지용으로 사용될 경우, 공통 라인과 공통 패드를 사용하지 않고도 접지 패드를 도전 패턴과 도전 와이어간의 전기적 연결 테스트용으로 이용할 수 있다.
멀티-칩 패키지
도 3은 도 1의 인터포저 칩을 갖는 멀티-칩 패키지를 나타낸 평면도이고, 도 4는 도 3의 Ⅳ-Ⅳ' 선을 따라 절단한 단면도이다.
도 3 및 도 4를 참조하면, 본 실시예에 따른 멀티-칩 패키지(200)는 제 1 반도체 칩(210), 인터포저 칩(100) 및 제 2 반도체 칩(220)을 포함한다. 여기서, 인터포저 칩(100)은 실시예 1에서 상세히 설명하였으므로, 반복 설명은 생략한다.
제 1 반도체 칩(210)은 인터포저 칩(100)의 하부에 배치된다. 부가적으로, 제 1 반도체 칩(210)은 인쇄회로기판(미도시) 상에 부착될 수 있다. 제 1 반도체 칩(210)은 인쇄회로기판의 패드들과 전기적으로 연결된 패드(212)들을 갖는다. 본 실시예에서, 제 1 반도체 칩(210)의 패드(212)들과 인쇄회로기판의 패드들은 도전 와이어(214)를 매개로 전기적으로 연결된다. 또한, 제 1 반도체 칩(210)은 인쇄회로기판보다 작은 면적을 갖는다.
인터포저 칩(100)은 제 1 반도체 칩(210) 상에 부착된다. 인터포저 칩(100)의 컨택 패드(121, 122, 131, 132, 141, 142, 151, 152)가 제 1 반도체 칩(210)의 패드(212)와 도전 와이어(214)를 매개로 전기적으로 연결된다. 인터포저 칩(100)은 제 1 반도체 칩(210)보다 작은 면적을 갖는다.
제 2 반도체 칩(220)은 인터포저 칩(100) 상에 부착된다. 인터포저 칩(100) 의 컨택 패드(121, 122, 131, 132, 141, 142, 151, 152)가 제 2 반도체 칩(220)의 패드(222)와 도전 와이어(224)를 매개로 전기적으로 연결된다. 인터포저 칩(100)은 제 2 반도체 칩(210)보다 큰 면적을 갖는다.
여기서, 본 실시예에서, 멀티-칩 패키지(200)가 실시예 1의 인터포저 칩(100)을 갖는 것으로 예시하였으나, 멀티-칩 패키지(200)는 실시예 2의 인터포저 칩(100a)을 가질 수도 있다.
본 실시예에 따르면, 인터포저 칩이 테스트 패턴을 갖고 있으므로, 도전 와이어와 컨택 패드들 간의 전기적 연결 상태를 확인할 수가 있게 된다.
상술한 바와 같이 본 발명에 의하면, 인터포저 칩이 도전 패턴들에 연결된 테스트 패턴을 갖고 있으므로, 테스트 전류를 도전 와이어와 도전 패턴을 경유해서 테스트 패턴으로 공급할 수가 있다. 결과적으로, 테스트 패턴으로 공급된 테스트 전류로부터 도전 와이어와 도전 패턴 간의 전기적 연결 상태를 확인할 수가 있게 된다. 그러므로, 전기적 연결이 불량한 도전 와이어에 대한 즉각적인 처리를 할 수가 있게 된다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제 1 실시예에 따른 인터포저 칩을 나타낸 평면도이다.
도 2는 본 발명의 제 2 실시예에 따른 인터포저 칩을 나타낸 평면도이다.
도 3은 도 1의 인터포저 칩을 갖는 멀티-칩 패키지를 나타낸 평면도이다.
도 4는 도 3의 Ⅳ-Ⅳ' 선을 따라 절단한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 절연 기판 120, 130, 140, 150 : 도전 패턴
161, 162, 163, 164 : 테스트 라인 170 : 공통 라인
181, 182, 183, 184 : 일방향 유도 소자 190 : 공통 패드

Claims (13)

  1. 절연 기판;
    상기 절연 기판 상에 형성되어, 도전 와이어들이 연결되는 도전 패턴들; 및
    상기 도전 패턴들 각각에 연결되어, 상기 도전 패턴들과 상기 도전 와이어들 간의 전기적 연결을 테스트하기 위한 테스트 전류가 흐르는 테스트 패턴을 포함하고,
    상기 테스트 패턴은
    상기 도전 패턴들 각각으로부터 연장된 복수개의 테스트 라인들; 및
    상기 테스트 라인들의 단부들을 연결하는 공통 라인을 포함하는 인터포저 칩.
  2. 제 1 항에 있어서, 상기 도전 패턴 각각은
    상기 절연 기판 상에 배열되고, 상기 도전 와이어들이 연결되는 한 쌍의 컨택 패턴; 및
    상기 컨택 패턴들을 연결하는 도전 라인을 포함하는 인터포저 칩.
  3. 삭제
  4. 제 1 항에 있어서, 상기 테스트 패턴은
    상기 테스트 라인들 각각에 형성되어, 상기 테스트 전류를 상기 도전 패턴들로부터 상기 테스트 패턴 방향으로만 흐르도록 유도하는 일방향 유도 소자를 더 포함하는 인터포저 칩.
  5. 삭제
  6. 제 1 항에 있어서, 상기 테스트 패턴은
    상기 공통 라인에 형성되어, 상기 테스트 전류의 흐름을 확인하기 위한 테스터가 접촉하게 되는 공통 패드를 더 포함하는 인터포저 칩.
  7. 제 6 항에 있어서, 상기 공통 패드는 상기 도전 패턴에 포함되는 접지 패드인 인터포저 칩.
  8. 절연 기판;
    상기 절연 기판 상에 마주보도록 형성되어, 도전 와이어들이 연결되는 도전 패턴들;
    상기 도전 패턴들 각각으로부터 연장되어, 상기 도전 패턴들과 상기 도전 와이어들 간의 전기적 연결을 테스트하기 위한 테스트 전류가 흐르는 복수개의 테스트 라인들;
    상기 테스트 라인들 각각에 형성되어, 상기 테스트 전류를 상기 도전 패턴들 로부터 상기 테스트 라인 방향으로만 흐르도록 유도하는 일방향 유도 소자;
    상기 테스트 라인들의 단부들을 연결하는 공통 라인; 및
    상기 공통 라인에 형성되어, 상기 테스트 전류의 흐름을 확인하기 위한 테스터가 접촉하게 되는 공통 패드를 포함하는 인터포저 칩.
  9. 삭제
  10. 절연 기판;
    상기 절연 기판 상에 마주보도록 형성되어, 도전 와이어들이 연결되는 신호 패드들;
    상기 마주보는 신호 패드들을 연결하는 신호 라인들;
    상기 절연 기판 상에 마주보도록 형성된 접지 패드들;
    상기 접지 패드들을 연결하는 접지 라인;
    상기 신호 라인들 각각과 상기 접지 라인 사이를 연결하여, 상기 신호 패드들과 상기 도전 와이어들 간의 전기적 연결을 테스트하기 위한 테스트 전류가 흐르는 복수개의 테스트 라인들; 및
    상기 테스트 라인들 각각에 형성되어, 상기 테스트 전류를 상기 신호 패드들로부터 상기 테스트 라인 방향으로만 흐르도록 유도하는 일방향 유도 소자를 포함하고,
    상기 접지 패드들이 상기 테스트 전류의 흐름을 확인하기 위한 테스터가 접촉하게 되는 공통 패드로서 기능하는 인터포저 칩.
  11. 삭제
  12. 제 1 반도체 칩;
    상기 제 1 반도체 칩 상부에 배치된 제 2 반도체 칩; 및
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에 개재된 절연 기판, 상기 절연 기판 상에 형성되고 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 각각에 전기적으로 연결된 도전 패턴들, 및 상기 도전 패턴들 각각에 연결되어 상기 도전 패턴들과 상기 제 1 반도체 칩 및 제 2 반도체 칩 간의 전기적 연결을 테스트하기 위한 테스트 전류가 흐르는 테스트 패턴을 포함하는 인터포저 칩을 포함하고,
    상기 테스트 패턴은 상기 도전 패턴들 각각으로부터 연장된 복수개의 테스트 라인들, 및 상기 테스트 라인들의 단부들을 연결하는 공통 라인을 포함하는 멀티-칩 패키지.
  13. 제 12 항에 있어서, 상기 제 1 반도체 칩과 상기 인터포저 칩, 및 상기 인터포저 칩과 상기 제 2 반도체 칩 각각은 도전 와이어들에 의해 전기적으로 연결된 멀티-칩 패키지.
KR20080040579A 2008-04-30 2008-04-30 인터포저 칩 및 인터포저 칩을 갖는 멀티-칩 패키지 KR101490334B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR20080040579A KR101490334B1 (ko) 2008-04-30 2008-04-30 인터포저 칩 및 인터포저 칩을 갖는 멀티-칩 패키지
US12/453,144 US7928435B2 (en) 2008-04-30 2009-04-30 Interposer chip and multi-chip package having the interposer chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20080040579A KR101490334B1 (ko) 2008-04-30 2008-04-30 인터포저 칩 및 인터포저 칩을 갖는 멀티-칩 패키지

Publications (2)

Publication Number Publication Date
KR20090114770A KR20090114770A (ko) 2009-11-04
KR101490334B1 true KR101490334B1 (ko) 2015-02-06

Family

ID=41256520

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20080040579A KR101490334B1 (ko) 2008-04-30 2008-04-30 인터포저 칩 및 인터포저 칩을 갖는 멀티-칩 패키지

Country Status (2)

Country Link
US (1) US7928435B2 (ko)
KR (1) KR101490334B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8012770B2 (en) 2009-07-31 2011-09-06 Invisible Sentinel, Inc. Device for detection of antigens and uses thereof
ES2461992T3 (es) 2009-10-09 2014-05-22 Invisible Sentinel, Inc. Dispositivo para la detección de antígenos y usos de los mismos
KR102016419B1 (ko) * 2010-08-24 2019-09-02 삼성전자주식회사 인터포저 칩 및 인터포저 칩의 테스트 방법
AU2012211141B2 (en) 2011-01-27 2016-11-03 Invisible Sentinel, Inc. Analyte detection devices, multiplex and tabletop devices for detection of analytes, and uses thereof
WO2013025338A1 (en) * 2011-08-17 2013-02-21 Rambus Inc. Multi-chip package and interposer with signal line compression
WO2013134503A2 (en) 2012-03-09 2013-09-12 Invisible Sentinel, Inc. Methods And Compositions For Detecting Multiple Analytes With A Single Signal
KR101882700B1 (ko) * 2012-07-18 2018-07-30 삼성디스플레이 주식회사 칩온글래스 기판 및 칩온글래스 기판에서의 접속 저항 측정 방법
US10109540B2 (en) * 2016-06-08 2018-10-23 International Business Machines Corporation Fabrication of sacrificial interposer test structure
KR102697451B1 (ko) 2016-12-06 2024-08-22 삼성전자주식회사 내부 신호 라인들을 테스트하는 멀티 칩 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980006210A (ko) * 1996-06-13 1998-03-30 김광호 부가된 테스트 패드를 갖는 멀티 칩 패키지용 기판
US20040245651A1 (en) * 2003-06-09 2004-12-09 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US20060131718A1 (en) * 2003-12-31 2006-06-22 Advanced Semiconductor Engineering, Inc. Multi-chip package structure
US20070205504A1 (en) 2006-03-02 2007-09-06 Nec Electronics Corporation Multichip device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4951098A (en) * 1988-12-21 1990-08-21 Eastman Kodak Company Electrode structure for light emitting diode array chip
KR100843137B1 (ko) 2004-12-27 2008-07-02 삼성전자주식회사 반도체 소자 패키지
JP4268607B2 (ja) 2005-09-30 2009-05-27 富士通マイクロエレクトロニクス株式会社 半導体装置に配設される中継部材及び半導体装置
KR100723518B1 (ko) 2006-01-03 2007-05-30 삼성전자주식회사 패드 체인을 구비하는 인터포우저 패턴

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980006210A (ko) * 1996-06-13 1998-03-30 김광호 부가된 테스트 패드를 갖는 멀티 칩 패키지용 기판
US20040245651A1 (en) * 2003-06-09 2004-12-09 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US20060131718A1 (en) * 2003-12-31 2006-06-22 Advanced Semiconductor Engineering, Inc. Multi-chip package structure
US20070205504A1 (en) 2006-03-02 2007-09-06 Nec Electronics Corporation Multichip device

Also Published As

Publication number Publication date
KR20090114770A (ko) 2009-11-04
US20090272974A1 (en) 2009-11-05
US7928435B2 (en) 2011-04-19

Similar Documents

Publication Publication Date Title
KR101490334B1 (ko) 인터포저 칩 및 인터포저 칩을 갖는 멀티-칩 패키지
CN102012470B (zh) 封装基板的电性测试转接板及其方法
US7372169B2 (en) Arrangement of conductive pads on grid array package and on circuit board
US6900530B1 (en) Stacked IC
US7898276B2 (en) Probe card with stacked substrate
KR102016419B1 (ko) 인터포저 칩 및 인터포저 칩의 테스트 방법
EP1953821A3 (en) Semiconductor package substrate
US8115321B2 (en) Separate probe and bond regions of an integrated circuit
KR20100026400A (ko) 반도체 패키지용 기판 및 이를 갖는 반도체 패키지
US7968984B2 (en) Universal pad arrangement for surface mounted semiconductor devices
US10309987B2 (en) Probe and probe card including the same
KR20240096210A (ko) 반도체 패키지
KR20110082643A (ko) 반도체 칩의 실장 기판 및 이를 갖는 반도체 패키지
US20060170437A1 (en) Probe card for testing a plurality of semiconductor chips and method thereof
KR20100034142A (ko) 반도체 패키지 검사용 탐침 장치
US20120228000A1 (en) Conductive adhesive having multiple curved lead wires therein
US8148823B1 (en) Low loss package for electronic device
CN106601639B (zh) 不着检出测试方法及其所用的基板与压板
US6364669B1 (en) Spring contact for providing high current power to an integrated circuit
KR20140084518A (ko) 인터포저를 포함하는 시스템 인 패키지
CN215933594U (zh) 一种用于pse电源控制器封装的多基岛引线框架结构
TW201944568A (zh) 用於半導體封裝結構的萬用轉接電路層
KR100216894B1 (ko) Bga 반도체패키지의 전기테스트장치
KR20080051197A (ko) 반도체 패키지
US6297542B1 (en) Connecting a die in an integrated circuit module

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20191226

Year of fee payment: 6