JP2000009801A - Ｉｃ試験装置のｔｄｒタイミング校正方法 - Google Patents
Ｉｃ試験装置のｔｄｒタイミング校正方法Info
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- JP2000009801A JP2000009801A JP10172688A JP17268898A JP2000009801A JP 2000009801 A JP2000009801 A JP 2000009801A JP 10172688 A JP10172688 A JP 10172688A JP 17268898 A JP17268898 A JP 17268898A JP 2000009801 A JP2000009801 A JP 2000009801A
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Abstract
(57)【要約】
【課題】 ＤＴＬ（デュアル伝送線路）配線のＤＵＴボ
ードのＴＤＲ（ＴｉｍｅＤｏｍａｉｎ Ｒｅｆｒｅｃｔ
ｉｏｎ）タイミング校正を可能にする。 【解決手段】 ＩＣソケットのＤＵＴ端を接地し、ｉ
（ｉ＝１，２）ピン対応回路より試験波形を第ｉ（ｉ＝
１，２）伝送線路の一端に印加し、他端側のＩＣソケッ
トのＤＵＴ端で全反射して戻って来る迄の往復の伝搬遅
延時間２×τｉｇ（ｉ＝１，２）をそれぞれ測定し、そ
の測定データを用いて第ｉ（ｉ＝１，２）ピン対応回路
のスキュー調整用可変遅延回路の遅延量を調整して、各
ピン対応回路の試験波形のＤＵＴ端におけるタイミング
を校正する。
ードのＴＤＲ（ＴｉｍｅＤｏｍａｉｎ Ｒｅｆｒｅｃｔ
ｉｏｎ）タイミング校正を可能にする。 【解決手段】 ＩＣソケットのＤＵＴ端を接地し、ｉ
（ｉ＝１，２）ピン対応回路より試験波形を第ｉ（ｉ＝
１，２）伝送線路の一端に印加し、他端側のＩＣソケッ
トのＤＵＴ端で全反射して戻って来る迄の往復の伝搬遅
延時間２×τｉｇ（ｉ＝１，２）をそれぞれ測定し、そ
の測定データを用いて第ｉ（ｉ＝１，２）ピン対応回路
のスキュー調整用可変遅延回路の遅延量を調整して、各
ピン対応回路の試験波形のＤＵＴ端におけるタイミング
を校正する。
Description
【０００１】
【発明の属する技術分野】この発明はＩＣ試験装置のＴ
ＤＲ（Ｔｉｍｅ Ｄｏｍａｉｎ Ｒｅｆｒｅｃｔｉｏ
ｎ）タイミング校正方法に関し、特にＤＴＬ（Ｄｕａｌ
Ｔｒａｎｓｍｉｓｓｉｏｎ Ｌｉｎｅ）配線が施され
たＤＵＴボードでＩＣを試験する場合にも適用可能にし
たものである。
ＤＲ（Ｔｉｍｅ Ｄｏｍａｉｎ Ｒｅｆｒｅｃｔｉｏ
ｎ）タイミング校正方法に関し、特にＤＴＬ（Ｄｕａｌ
Ｔｒａｎｓｍｉｓｓｉｏｎ Ｌｉｎｅ）配線が施され
たＤＵＴボードでＩＣを試験する場合にも適用可能にし
たものである。
【０００２】
【従来の技術】（１）ＳＴＬ（Ｓｉｎｇｌｅ Ｔｒａｎ
ｓｍｉｓｓｉｏｎ Ｌｉｎｅ）配線の場合 図６に示すように伝送線路Ｌの一端がスイッチＳＷを介
してピン対応回路ＬＨｉの入出力端に接続され、他端が
ＩＣソケット１１の端子に接続される。ピン対応回路Ｃ
Ｈｉ等はテスト・ヘッドに実装され、伝送線路Ｌｉ、Ｉ
Ｃソケット１１はＤＵＴボード（パーフォーマンスボー
ドとも言う）に実装される。
ｓｍｉｓｓｉｏｎ Ｌｉｎｅ）配線の場合 図６に示すように伝送線路Ｌの一端がスイッチＳＷを介
してピン対応回路ＬＨｉの入出力端に接続され、他端が
ＩＣソケット１１の端子に接続される。ピン対応回路Ｃ
Ｈｉ等はテスト・ヘッドに実装され、伝送線路Ｌｉ、Ｉ
Ｃソケット１１はＤＵＴボード（パーフォーマンスボー
ドとも言う）に実装される。
【０００３】伝送線路Ｌｉの伝搬遅延時間を測定すると
きには、ＩＣソケット１１にＤＵＴ（被試験デバイス）
１２を装着しないで、ＤＵＴ端を開放（ｏｐｅｎ）に
し、ピン対応回路ＣＨｉから図７Ａに示すように矩形状
の試験波形Ｓａを印加し、そのＳａと他端で全反射（反
射係数＝１）して戻って来た波形Ｓｂとの重畳波形Ｓｃ
をマルチプレクサと同様の機能をもつＣＡＬ（キャリブ
レーション）マトリックス１３を介して標準コンパレー
タ１４に入力し、電圧を測定して、図７Ｂに示すよう
に、波形の変化から往復の伝搬遅延時間２×τｉｐ（ｐ
はｏｐｅｎの意味で付けてある）を測定し、このデータ
に基づいて、図８に示すピン対応回路内の補正回路１７
の可変遅延回路の遅延量を調整して、試験波形のＤＵＴ
端におけるタイミングを校正する。
きには、ＩＣソケット１１にＤＵＴ（被試験デバイス）
１２を装着しないで、ＤＵＴ端を開放（ｏｐｅｎ）に
し、ピン対応回路ＣＨｉから図７Ａに示すように矩形状
の試験波形Ｓａを印加し、そのＳａと他端で全反射（反
射係数＝１）して戻って来た波形Ｓｂとの重畳波形Ｓｃ
をマルチプレクサと同様の機能をもつＣＡＬ（キャリブ
レーション）マトリックス１３を介して標準コンパレー
タ１４に入力し、電圧を測定して、図７Ｂに示すよう
に、波形の変化から往復の伝搬遅延時間２×τｉｐ（ｐ
はｏｐｅｎの意味で付けてある）を測定し、このデータ
に基づいて、図８に示すピン対応回路内の補正回路１７
の可変遅延回路の遅延量を調整して、試験波形のＤＵＴ
端におけるタイミングを校正する。
【０００４】図８のフリップフロップ回路Ｆ／Ｆの出力
をセットパルスＳＰで立上げ、リセットパルスＲＰで立
下げて矩形波信号を得ている。ドライバＤｒに与えるＤ
ＲＥＬ（ドライバ・イネーブル・リーディング）クロッ
クはドライバをオンさせるクロックであり、ＤＲＥＴ
（ドライバ・イネーブル・トレーディング）クロックは
ドライバをオフさせるクロックである。ＤＵＴの試験時
には、ドライバＤｒから試験信号がＤＵＴのピン（端
子）に与えられ、ＤＵＴの応答信号がコンパレータＣｐ
で比較電圧Ｖｒとレベル比較される。コンパレータより
パス／フェイル信号がタイミング比較器１６に入力さ
れ、ストローブ信号ＳＴＲＢとタイミングが比較され、
パス／フェイル信号が出力される。
をセットパルスＳＰで立上げ、リセットパルスＲＰで立
下げて矩形波信号を得ている。ドライバＤｒに与えるＤ
ＲＥＬ（ドライバ・イネーブル・リーディング）クロッ
クはドライバをオンさせるクロックであり、ＤＲＥＴ
（ドライバ・イネーブル・トレーディング）クロックは
ドライバをオフさせるクロックである。ＤＵＴの試験時
には、ドライバＤｒから試験信号がＤＵＴのピン（端
子）に与えられ、ＤＵＴの応答信号がコンパレータＣｐ
で比較電圧Ｖｒとレベル比較される。コンパレータより
パス／フェイル信号がタイミング比較器１６に入力さ
れ、ストローブ信号ＳＴＲＢとタイミングが比較され、
パス／フェイル信号が出力される。
【０００５】ＤＵＴ端における試験波形のタイミングを
校正するために、上述のセットパルスＳＰ、リセットパ
ルスＲＰ、ＤＲＥＬクロック、ＤＲＥＴクロック、スト
ローブ信号ＳＴＲＢのタイミングを補正回路１７により
調整する。 （２）ＤＴＬ（Ｄｕａｌ Ｔｒａｎｓｍｉｓｓｉｏｎ
Ｌｉｎｅ）配線の場合 図９、図１０に示すように、ＤＴＬ配線が施されたＤＵ
Ｔボードに（１）で述べたＴＤＲ較正方法を適用してみ
る。即ち、ＩＣソケット１１のＤＵＴ端は開放とし、ス
イッチＳＷ１をオン、ＳＷ２をオフとし、ピン対応回路
ＣＨ１より試験波形ＳａをＬ１、Ｌ２を直列接続した伝
送線路に印加し、スイッチＳＷ２端で全反射して、スイ
ッチＳＷ１側に戻って来る信号Ｓｂと、信号Ｓａとの重
畳信号Ｓｃの電圧をＣＡＬマトリックス１３を介して標
準コンパレータ１４で測定し、図１０に示すように、波
形の変化からＬ１＋Ｌ２の往復の伝搬遅延時間２×（τ
１＋τ２）を求めることができる。
校正するために、上述のセットパルスＳＰ、リセットパ
ルスＲＰ、ＤＲＥＬクロック、ＤＲＥＴクロック、スト
ローブ信号ＳＴＲＢのタイミングを補正回路１７により
調整する。 （２）ＤＴＬ（Ｄｕａｌ Ｔｒａｎｓｍｉｓｓｉｏｎ
Ｌｉｎｅ）配線の場合 図９、図１０に示すように、ＤＴＬ配線が施されたＤＵ
Ｔボードに（１）で述べたＴＤＲ較正方法を適用してみ
る。即ち、ＩＣソケット１１のＤＵＴ端は開放とし、ス
イッチＳＷ１をオン、ＳＷ２をオフとし、ピン対応回路
ＣＨ１より試験波形ＳａをＬ１、Ｌ２を直列接続した伝
送線路に印加し、スイッチＳＷ２端で全反射して、スイ
ッチＳＷ１側に戻って来る信号Ｓｂと、信号Ｓａとの重
畳信号Ｓｃの電圧をＣＡＬマトリックス１３を介して標
準コンパレータ１４で測定し、図１０に示すように、波
形の変化からＬ１＋Ｌ２の往復の伝搬遅延時間２×（τ
１＋τ２）を求めることができる。
【０００６】しかしながら、この方法ではＬ１，Ｌ２そ
れぞれの伝搬遅延時間τ１とτ２を別々に測定すること
ができないので、各ピン対応回路ごとのＤＵＴ端でのタ
イミング校正ができない。
れぞれの伝搬遅延時間τ１とτ２を別々に測定すること
ができないので、各ピン対応回路ごとのＤＵＴ端でのタ
イミング校正ができない。
【０００７】
【発明が解決しようとする課題】上述したように従来の
ＴＤＲタイミング校正方法では、ＤＴＬ配線が施された
ＤＵＴボードの場合、ペアとなっている方のスイッチＳ
Ｗ２までの伝送線路（Ｌ１＋Ｌ２）の遅延時間が測定さ
れてしまい、個の線路の遅延時間を測定できないため、
各ピン対応回路ごとのＤＵＴ端でのタイミング校正がで
きないと言う問題がある。
ＴＤＲタイミング校正方法では、ＤＴＬ配線が施された
ＤＵＴボードの場合、ペアとなっている方のスイッチＳ
Ｗ２までの伝送線路（Ｌ１＋Ｌ２）の遅延時間が測定さ
れてしまい、個の線路の遅延時間を測定できないため、
各ピン対応回路ごとのＤＵＴ端でのタイミング校正がで
きないと言う問題がある。
【０００８】
【課題を解決するための手段】（１）請求項１の発明
は、１対のデュアル伝送線路（ＤＴＬと言う）を構成す
る第１、第２の伝送線路の一端が第１、第２スイッチを
それぞれ介して第１、第２のピン対応回路（少くともド
ライバ及びスキュー調整可変遅延回路を含む）の入出力
端にそれぞれ接続され、第１、第２の伝送線路の各他端
同士が接続されてＤＵＴ（被試験デバイス）を着脱自在
に装着するＩＣソケットの端子に接続されているＩＣ試
験装置のＴＤＲ（Ｔｉｍｅ Ｄｏｍａｉｎ Ｒｅｆｒｅ
ｃｔｉｏｎ）タイミング校正方法に関する。
は、１対のデュアル伝送線路（ＤＴＬと言う）を構成す
る第１、第２の伝送線路の一端が第１、第２スイッチを
それぞれ介して第１、第２のピン対応回路（少くともド
ライバ及びスキュー調整可変遅延回路を含む）の入出力
端にそれぞれ接続され、第１、第２の伝送線路の各他端
同士が接続されてＤＵＴ（被試験デバイス）を着脱自在
に装着するＩＣソケットの端子に接続されているＩＣ試
験装置のＴＤＲ（Ｔｉｍｅ Ｄｏｍａｉｎ Ｒｅｆｒｅ
ｃｔｉｏｎ）タイミング校正方法に関する。
【０００９】請求項１では特に、ＩＣソケットのＤＵＴ
端を接地し、第ｉ（ｉ＝１，２）ピン対応回路より試験
波形を第ｉ（ｉ＝１，２）伝送線路の一端に印加し、他
端側のＩＣソケットのＤＵＴ端で全反射して戻って来る
迄の往復の伝搬遅延時間２×τｉｇ（ｉ＝１，２）をそ
れぞれ測定し、その測定データを用いて第ｉ（ｉ＝１，
２）ピン対応回路のスキュー調整用可変遅延回路の遅延
量を調整して、各ピン対応回路の試験波形のＤＵＴ端に
おけるタイミングを校正する。 （２）請求項２の発明では、前記（１）において、一端
が第３スイッチを介して第３のピン対応回路の入出力端
に接続され、他端が前記ＩＣソケットの他の端子に接続
されている第３の伝送線路を用い、第３の伝送線路が接
続されるＩＣソケットのＤＵＴ端を開放または接地し、
第３ピン対応回路から試験波形を第３伝送線路の一端に
印加し、他端で全反射して戻って来る迄の往復の伝搬遅
延時間２×τ３ｐ及び２×τ３ｇを測定し、これらの測
定値より遅延時間の差値Δτ３＝τ３ｇ−τ３ｐを求
め、その差値を前記第ｉ（ｉ＝１，２）伝送線路の伝搬
遅延時間τｉｇ（ｉ＝１，２）より引算して補正する。 （３）請求項３の発明では、前記（１）または（２）に
おいて、外形がＤＵＴにほぼ等しく、ＤＵＴの各端子
（ピン）と同じ位置に対応する端子を有し、それらの端
子が共通の接地電極板に接続されている接地治具を用意
し、その治具をＩＣソケットに装着することによってＤ
ＵＴ端を接地する。
端を接地し、第ｉ（ｉ＝１，２）ピン対応回路より試験
波形を第ｉ（ｉ＝１，２）伝送線路の一端に印加し、他
端側のＩＣソケットのＤＵＴ端で全反射して戻って来る
迄の往復の伝搬遅延時間２×τｉｇ（ｉ＝１，２）をそ
れぞれ測定し、その測定データを用いて第ｉ（ｉ＝１，
２）ピン対応回路のスキュー調整用可変遅延回路の遅延
量を調整して、各ピン対応回路の試験波形のＤＵＴ端に
おけるタイミングを校正する。 （２）請求項２の発明では、前記（１）において、一端
が第３スイッチを介して第３のピン対応回路の入出力端
に接続され、他端が前記ＩＣソケットの他の端子に接続
されている第３の伝送線路を用い、第３の伝送線路が接
続されるＩＣソケットのＤＵＴ端を開放または接地し、
第３ピン対応回路から試験波形を第３伝送線路の一端に
印加し、他端で全反射して戻って来る迄の往復の伝搬遅
延時間２×τ３ｐ及び２×τ３ｇを測定し、これらの測
定値より遅延時間の差値Δτ３＝τ３ｇ−τ３ｐを求
め、その差値を前記第ｉ（ｉ＝１，２）伝送線路の伝搬
遅延時間τｉｇ（ｉ＝１，２）より引算して補正する。 （３）請求項３の発明では、前記（１）または（２）に
おいて、外形がＤＵＴにほぼ等しく、ＤＵＴの各端子
（ピン）と同じ位置に対応する端子を有し、それらの端
子が共通の接地電極板に接続されている接地治具を用意
し、その治具をＩＣソケットに装着することによってＤ
ＵＴ端を接地する。
【００１０】
【発明の実施の形態】この発明の実施例を図１、図２
に、図６、図９と対応する部分に同じ符号を付けて示
し、重複説明を省略する。この発明のＴＤＲ（Ｔｉｍｅ
Ｄｏｍａｉｎ Ｒｅｆｒｅｃｔｉｏｎ）タイミング校
正方法では、ＩＣソケット１１のＤＵＴ端を接地し、ピ
ン対応回路ＣＨｉ（ｉ＝１，２）より試験波形Ｓａを伝
送線路Ｌｉ（ｉ＝１，２）の一端に印加し、他端側のＩ
Ｃソケット１１のＤＵＴ端で全反射（反射係数＝−１）
して戻って来る迄の往復の伝搬遅延時間２×τｉｇ（ｉ
＝１，２；ｇは接地の意味で付けてある）をそれぞれ測
定する。その測定データを用いて各ピン対応回路内のス
キュー調整用可変遅延回路の遅延量を調整し、各ピン対
応回路の試験波形のＤＵＴ端におけるタイミングを校正
する。印加波形Ｓａと、ＤＵＴ端で全反射（反射係数＝
−１）して戻って来た信号Ｓｂとの極性が逆であるの
で、両者が重畳すると振幅がほぼゼロとなる。従って標
準コンパレータ１４でＳａとＳｂの加算信号Ｓｃの時間
幅を計測すれば往復の遅延時間２×τｉｇが得られる。
に、図６、図９と対応する部分に同じ符号を付けて示
し、重複説明を省略する。この発明のＴＤＲ（Ｔｉｍｅ
Ｄｏｍａｉｎ Ｒｅｆｒｅｃｔｉｏｎ）タイミング校
正方法では、ＩＣソケット１１のＤＵＴ端を接地し、ピ
ン対応回路ＣＨｉ（ｉ＝１，２）より試験波形Ｓａを伝
送線路Ｌｉ（ｉ＝１，２）の一端に印加し、他端側のＩ
Ｃソケット１１のＤＵＴ端で全反射（反射係数＝−１）
して戻って来る迄の往復の伝搬遅延時間２×τｉｇ（ｉ
＝１，２；ｇは接地の意味で付けてある）をそれぞれ測
定する。その測定データを用いて各ピン対応回路内のス
キュー調整用可変遅延回路の遅延量を調整し、各ピン対
応回路の試験波形のＤＵＴ端におけるタイミングを校正
する。印加波形Ｓａと、ＤＵＴ端で全反射（反射係数＝
−１）して戻って来た信号Ｓｂとの極性が逆であるの
で、両者が重畳すると振幅がほぼゼロとなる。従って標
準コンパレータ１４でＳａとＳｂの加算信号Ｓｃの時間
幅を計測すれば往復の遅延時間２×τｉｇが得られる。
【００１１】このようにして求めた遅延時間２×τｉｇ
は、ＤＵＴ端を接地するための配線の長さや太さによっ
て微妙に変化し、ある程度の誤差を伴う。この誤差を少
くするために、次のような接地治具を用いるのが望まし
い。この接地治具２１は、外形がＤＵＴにほぼ等しく、
ＤＵＴの各端子（ピン）と同じ位置に対応する端子を有
し、それらの端子が共通の接地電極板２１ａに接続され
る。接地電極板２１ａは接地インピーダンスを下げるた
めに、幅が広くされている。
は、ＤＵＴ端を接地するための配線の長さや太さによっ
て微妙に変化し、ある程度の誤差を伴う。この誤差を少
くするために、次のような接地治具を用いるのが望まし
い。この接地治具２１は、外形がＤＵＴにほぼ等しく、
ＤＵＴの各端子（ピン）と同じ位置に対応する端子を有
し、それらの端子が共通の接地電極板２１ａに接続され
る。接地電極板２１ａは接地インピーダンスを下げるた
めに、幅が広くされている。
【００１２】接地治具２１でＤＵＴ端を接地し、伝搬遅
延時間（Ｔｐｄ）が１，２，３，４，５ｎＳの５グルー
プの線路各８本を用いて、図１と従来の図６の各方法に
よって遅延時間τを測定したときの測定誤差を図３Ａ，
Ｂ及び図４Ａ，Ｂに示す。なお図３のピン対応回路ＣＨ
ｉはドライバＤｒを有するがコンパレータＣｐのないも
の（Ｄｒピンと呼ばれる）を用い、図４ではドライバＤ
ｒ及びコンパレータＣｐを有するもの（Ｉ／Ｏピンと呼
ぶ）を用いた場合である。これらの図から明らかなよう
に図１と図６の方法による測定誤差は同程度に小さく、
従ってほぼ同様の精度でタイミング校正ができることが
分る。
延時間（Ｔｐｄ）が１，２，３，４，５ｎＳの５グルー
プの線路各８本を用いて、図１と従来の図６の各方法に
よって遅延時間τを測定したときの測定誤差を図３Ａ，
Ｂ及び図４Ａ，Ｂに示す。なお図３のピン対応回路ＣＨ
ｉはドライバＤｒを有するがコンパレータＣｐのないも
の（Ｄｒピンと呼ばれる）を用い、図４ではドライバＤ
ｒ及びコンパレータＣｐを有するもの（Ｉ／Ｏピンと呼
ぶ）を用いた場合である。これらの図から明らかなよう
に図１と図６の方法による測定誤差は同程度に小さく、
従ってほぼ同様の精度でタイミング校正ができることが
分る。
【００１３】ＤＵＴ端を接地治具２１で接地してＴｐｄ
を測定すると、上述のように従来のＤＵＴ端を開放して
測定したのと同様に測定誤差を小さくできる。しかしな
がら、適当な接地治具２１を用意できない場合にはＴｐ
ｄの測定誤差が大きくなる恐れがある。そのような場合
には図５に示すように、ＳＴＬ（Ｓｉｎｇｌｅ Ｔｒａ
ｎｓｍｉｓｓｉｏｎ Ｌｉｎｅ）配線の伝送線路Ｌ３と
ピン対応回路ＣＨ３を用いる。Ｌ３の接続されているＩ
Ｃソケット１１のＤＵＴ端を開放または接地し、ＣＨ３
から試験波形をＬ３の一端に印加し、他端で全反射して
戻って来る迄の往復の伝搬遅延時間２×τ３ｐ及び２×
τ３ｇを測定する。２×τ３ｇの方は接地のし方で値が
ばらつき、誤差が多いが、２×τ３ｐの方は図３Ｂ，図
４Ｂに示すように誤差が小さくより真値に近いので、ほ
ぼ真値とみなして、τ３ｇのτ３ｐからの偏差Δτ３＝
τ３ｇ−τ３ｐを求める。図１の方法で求めた伝送線路
Ｌ１，Ｌ２の伝搬遅延時間τｉｇ（ｉ＝１，２）も同じ
接地治具を用いており、接地状態に起因する同じ程度の
誤差が含まれていると考えられるので、τｉｇから偏差
Δτ３を差し引いて補正することもできる。即ち、τｉ
ｇ´＝τｉｇ−Δτ３ （１）
を測定すると、上述のように従来のＤＵＴ端を開放して
測定したのと同様に測定誤差を小さくできる。しかしな
がら、適当な接地治具２１を用意できない場合にはＴｐ
ｄの測定誤差が大きくなる恐れがある。そのような場合
には図５に示すように、ＳＴＬ（Ｓｉｎｇｌｅ Ｔｒａ
ｎｓｍｉｓｓｉｏｎ Ｌｉｎｅ）配線の伝送線路Ｌ３と
ピン対応回路ＣＨ３を用いる。Ｌ３の接続されているＩ
Ｃソケット１１のＤＵＴ端を開放または接地し、ＣＨ３
から試験波形をＬ３の一端に印加し、他端で全反射して
戻って来る迄の往復の伝搬遅延時間２×τ３ｐ及び２×
τ３ｇを測定する。２×τ３ｇの方は接地のし方で値が
ばらつき、誤差が多いが、２×τ３ｐの方は図３Ｂ，図
４Ｂに示すように誤差が小さくより真値に近いので、ほ
ぼ真値とみなして、τ３ｇのτ３ｐからの偏差Δτ３＝
τ３ｇ−τ３ｐを求める。図１の方法で求めた伝送線路
Ｌ１，Ｌ２の伝搬遅延時間τｉｇ（ｉ＝１，２）も同じ
接地治具を用いており、接地状態に起因する同じ程度の
誤差が含まれていると考えられるので、τｉｇから偏差
Δτ３を差し引いて補正することもできる。即ち、τｉ
ｇ´＝τｉｇ−Δτ３ （１）
【００１４】
【発明の効果】 この発明ではＤＴＬ配線が施された
ＤＵＴボードの場合、ＤＵＴ端を接地するようにしたの
で、ＤＴＬのそれぞれの線路の伝搬遅延時間を測定し、
各ピン対応回路ＣＨｉのＤＵＴ端でのＤＴＲタイミング
校正を行うことができる。 ＳＴＬ配線の線路Ｌ３を用いてＤＵＴ端を開放及び
接地した遅延時間の差Δτ３＝τ３ｇ−τ３ｐを求める
と、この差がＤＵＴ端の接地条件による誤差分にほぼ等
しいので、ＤＴＬ配線の各線路のτｉｇから上記偏差分
Δτ３を差し引くことによって、誤差分をキャンセル
し、校正精度を向上させることができる。
ＤＵＴボードの場合、ＤＵＴ端を接地するようにしたの
で、ＤＴＬのそれぞれの線路の伝搬遅延時間を測定し、
各ピン対応回路ＣＨｉのＤＵＴ端でのＤＴＲタイミング
校正を行うことができる。 ＳＴＬ配線の線路Ｌ３を用いてＤＵＴ端を開放及び
接地した遅延時間の差Δτ３＝τ３ｇ−τ３ｐを求める
と、この差がＤＵＴ端の接地条件による誤差分にほぼ等
しいので、ＤＴＬ配線の各線路のτｉｇから上記偏差分
Δτ３を差し引くことによって、誤差分をキャンセル
し、校正精度を向上させることができる。
【図１】この発明の実施例を示すブロック図。
【図２】図１の要部の波形図。
【図３】ドライバピンを用い、この発明の図１と従来の
図６で示した方法で伝送線路の伝搬遅延時間を測定した
場合の測定誤差を示す図。
図６で示した方法で伝送線路の伝搬遅延時間を測定した
場合の測定誤差を示す図。
【図４】Ｉ／Ｏピンを用い、図１と図６の方法でＴｐｄ
を測定したときの測定誤差を示す図。
を測定したときの測定誤差を示す図。
【図５】この発明の他の実施例を示すブロック図。
【図６】従来のＳＴＬ配線を用いたＴＤＲ校正方法を示
すブロック図。
すブロック図。
【図７】図６の要部の波形図。
【図８】図６のピン対応回路ＣＨの詳細を示すブロック
図。
図。
【図９】従来のＳＴＬに対するＴＤＲ校正方法をＤＴＬ
に適用した場合のブロック図。
に適用した場合のブロック図。
【図１０】図９の要部の波形図。
Claims (3)
- 【請求項１】 １対のデュアル伝送線路（ＤＴＬと言
う）を構成する第１、第２の伝送線路の一端が第１、第
２スイッチをそれぞれ介して第１、第２のピン対応回路
（少くともドライバ及びスキュー調整可変遅延回路を含
む）の入出力端にそれぞれ接続され、第１、第２の伝送
線路の各他端同士が接続されてＤＵＴ（被試験デバイ
ス）を着脱自在に装着するＩＣソケットの端子に接続さ
れているＩＣ試験装置のＴＤＲ（Ｔｉｍｅ Ｄｏｍａｉ
ｎ Ｒｅｆｒｅｃｔｉｏｎ）タイミング校正方法におい
て、 前記ＩＣソケットのＤＵＴ端を接地し、第ｉ（ｉ＝１，
２）ピン対応回路より試験波形を第ｉ（ｉ＝１，２）伝
送線路の一端に印加し、他端側のＩＣソケットのＤＵＴ
端で全反射して戻って来る迄の往復の伝搬遅延時間２×
τｉｇ（ｉ＝１，２）をそれぞれ測定し、その測定デー
タを用いて第ｉ（ｉ＝１，２）ピン対応回路のスキュー
調整用可変遅延回路の遅延量を調整して、各ピン対応回
路の試験波形のＤＵＴ端におけるタイミングを校正する
ことを特徴とするＩＣ試験装置のＴＤＲタイミング校正
方法。 - 【請求項２】 請求項１において、一端が第３スイッチ
を介して第３のピン対応回路の入出力端に接続され、他
端が前記ＩＣソケットの他の端子に接続されている第３
の伝送線路を用い、 第３の伝送線路が接続されるＩＣソケットのＤＵＴ端を
開放または接地し、第３ピン対応回路から試験波形を第
３伝送線路の一端に印加し、他端で全反射して戻って来
る迄の往復の伝搬遅延時間２×τ３ｐ及び２×τ３ｇを
測定し、これらの測定値より遅延時間の差値Δτ３＝τ
３ｇ−τ３ｐを求め、その差値を前記第ｉ（ｉ＝１，
２）伝送線路の伝搬遅延時間τｉｇ（ｉ＝１，２）より
引算して補正することを特徴とするＩＣ試験装置のＴＤ
Ｒタイミング校正方法。 - 【請求項３】 請求項１または２において、外形がＤＵ
Ｔにほぼ等しく、ＤＵＴの各端子（ピン）と同じ位置に
対応する端子を有し、それらの端子が共通の接地電極板
に接続されている接地治具を用意し、その治具をＩＣソ
ケットに装着することによってＤＵＴ端を接地すること
を特徴とするＩＣ試験装置のＴＤＲタイミング校正方
法。
Priority Applications (1)
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|---|---|---|---|
| JP10172688A JP2000009801A (ja) | 1998-06-19 | 1998-06-19 | Ｉｃ試験装置のｔｄｒタイミング校正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10172688A JP2000009801A (ja) | 1998-06-19 | 1998-06-19 | Ｉｃ試験装置のｔｄｒタイミング校正方法 |
Publications (1)
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|---|---|
| JP2000009801A true JP2000009801A (ja) | 2000-01-14 |
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ID=15946525
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