JP2008053914A - 遅延回路、試験装置、プログラム、半導体チップ、イニシャライズ方法、および、イニシャライズ回路 - Google Patents

Abstract

【課題】遅延素子の遅延量を精度よく測定する。
【解決手段】第１の遅延素子と、第２の遅延素子と、第１の遅延素子がそれぞれの遅延設定値に対して生じる遅延量を測定し、第１の遅延素子のイニシャライズを行うイニシャライズ部とを有し、イニシャライズ部は、第１の遅延素子の出力信号を第１の遅延素子に入力する第１のループ経路と、第２の遅延素子の出力信号を第２の遅延素子に入力する第２のループ経路と、第１の遅延素子に、異なる遅延設定値を順次設定し、第１の遅延素子の遅延量を順次測定する第１の測定部と、第２の遅延素子における遅延量を、第２の遅延素子の遅延設定値を変化させずに第１の測定部と同期して測定する第２の測定部と、第１の測定部が測定した遅延量を、第２の測定部が当該遅延量と同期して測定した遅延量を用いて補正する遅延量算出部とを有する遅延回路を提供する。
【選択図】図１

Description

本発明は、遅延回路、試験装置、プログラム、及び半導体チップに関する。特に本発明は、遅延素子における遅延量を精度よく測定できる遅延回路に関する。

従来、信号を遅延させる遅延素子に設定した遅延設定値に対して、遅延素子が生成する遅延量を測定するイニシャライズが行われている。従来のイニシャライズは、遅延素子が出力した信号を、当該遅延素子に再度入力するループ経路を形成し、ループ経路を信号が伝送する周期を測定することにより、遅延素子の遅延量を測定している。

例えば、遅延素子の遅延量を略零に設定した場合の第１のループ周期と、遅延素子に所定の遅延設定値を設定した場合の第２のループ周期との差分に基づいて、当該遅延設定値に対する遅延量を測定している。（例えば、特許文献１及び２参照）

特開２００１−２１５２６１号公報 特開２００２−３５９２８９号公報

しかし、第１のループ周期及び第２のループ周期は同時に測定することができないので、第１のループ周期を測定する場合に遅延素子に供給される電源電圧と、第２のループ周期を測定する場合に遅延素子に供給される電源電圧とは、異なる場合がある。例えば、電源雑音等により、電源電圧が変動してしまう場合がある。

電源電圧が変動した場合、ループ経路及び遅延素子における遅延量が変動してしまうので、測定する遅延量に誤差が生じてしまう。例えば、電源電圧変動に対する、ループ経路及び遅延素子における遅延量の変動係数が、０．１％／ｍＶである場合において、１ｍＶの電源電圧変動が生じると、遅延量の測定結果には、０．１％の誤差が生じてしまう。

また、ループ経路における遅延量は、遅延素子における遅延量よりはるかに大きい。従来の測定方法は、遅延設定値を変更したことによりループ周期の差が生じたものとして、当該差分から遅延素子の遅延量を測定している。このため、電源電圧変動による、ループ経路における遅延量の変動が、遅延素子の遅延量の測定結果に対して大きな誤差を生じさせてしまう。

このため、本発明は上記の課題を解決する遅延回路、試験装置、プログラム、及び半導体チップを提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１形態においては、入力信号を遅延させて出力する遅延回路であって、設定される遅延設定値に応じた遅延量で入力信号を遅延させる第１の遅延素子と、設定される遅延設定値に応じた遅延量で入力信号を遅延させる第２の遅延素子と、第１の遅延素子が、それぞれの遅延設定値に対して生じる遅延量を測定し、第１の遅延素子のイニシャライズを行うイニシャライズ部とを有し、イニシャライズ部は、第１の遅延素子の出力信号を第１の遅延素子に入力する第１のループ経路と、第２の遅延素子の出力信号を第２の遅延素子に入力する第２のループ経路と、第１の遅延素子に、異なる遅延設定値を順次設定し、第１のループ経路を伝送する信号に基づいて、第１の遅延素子におけるそれぞれの遅延量を順次測定する第１の測定部と、第２のループ経路を伝送する信号に基づいて、第２の遅延素子における遅延量を、第２の遅延素子の遅延設定値を変化させずに第１の測定部と同期して測定する第２の測定部と、第１の測定部が測定したそれぞれの遅延量を、第２の測定部が当該遅延量と同期して測定した遅延量を用いて補正し、第１の遅延素子のそれぞれの遅延設定値に対する遅延量を算出する遅延量算出部とを有する遅延回路を提供する。

第２の遅延素子は、第１の遅延素子と共通の電源から電源電圧を受け取り、遅延量算出部は、第１の遅延素子の電源電圧の変動により生じる、第１の測定部の測定結果における測定誤差を、第２の測定部の測定結果を用いて補正してよい。遅延量算出部は、第１の遅延設定値に対して第１の測定部が測定した第１の遅延量から、第１の遅延設定値に対して第１の測定部が測定した第２の遅延量を減算した第１の算出結果を生成し、第１の遅延量の測定に同期して第２の測定部が測定した遅延量から、第２の遅延量の測定に同期して第２の測定部が測定した遅延量を減算した第２の算出結果を生成し、第１の算出結果から第２の算出結果を減算することにより、遅延設定値を第２の遅延設定値から第１の遅延設定値に変更した場合の、第１の遅延素子における遅延量の変動量を算出してよい。

第１の測定部は、第１の遅延素子に最小の遅延量を生じさせる遅延設定値を、第１の遅延設定値として第１の遅延素子に設定し、第２の測定部は、第２の遅延素子に最小の遅延量を生じさせる遅延設定値を、第２の遅延素子に設定してよい。電源電圧の変動量に対する第２の遅延素子の遅延量の変動量の比が、電源電圧の変動量に対する第１の遅延素子の遅延量の変動量の比と略等しくてよい。

第１のループ経路に設けられる第１の伝送回路、及び第２のループ経路に設けられる第２の伝送回路は、第１の遅延素子と共通の電源から電源電圧を受け取ってよい。電源電圧の変動量に対する第２の伝送回路の遅延量の変動量の比が、電源電圧の変動量に対する第１の伝送回路の遅延量の変動量の比と略等しくてよい。

第１の遅延素子に最小の遅延量を生じさせた場合における、第１の遅延素子及び第１のループ経路における遅延量と、第２の遅延素子に最小の遅延量を生じさせた場合における、第２の遅延素子及び第２のループ経路における遅延量との差が、第２の遅延設定値に対応する第１の遅延素子における遅延量と略等しくてよい。

第２の測定部は、第１のループ経路におけるループ周期に対する第２のループ経路におけるループ周期が、第１のループ経路を伝送する信号と、第２のループ経路を伝送する信号とが相互干渉しないことを条件として定めた周期差を有するように、第２の遅延素子の遅延量を設定してよい。

第２の測定部は、第２の遅延素子に、異なる遅延設定値を順次設定し、第２のループ経路を伝送する信号に基づいて、第２の遅延素子におけるそれぞれの遅延量を更に測定し、第１の測定部は、第１のループ経路を伝送する信号に基づいて、第１の遅延素子における遅延量を、遅延設定値を変化させずに第２の測定部と同期して更に測定し、遅延量算出部は、第２の測定部が測定したそれぞれの遅延量を、第１の測定部が当該遅延量と同期して測定した遅延量を用いて補正し、第２の遅延素子のそれぞれの遅延設定値に対する遅延量を更に算出してよい。

本発明の第２の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスを試験する試験パターンを生成するパターン発生部と、与えられるタイミング信号に応じて試験パターンに示されるレベルを示す試験信号を生成する、被試験デバイスのそれぞれの被試験ピンに対応して設けられた複数の波形成形部と、タイミング信号を生成するタイミング発生部と、それぞれの波形成形部に対して、タイミング信号をそれぞれ遅延して供給する遅延回路と、被試験デバイスが出力する出力信号に基づいて、被試験デバイスの良否を判定する判定部とを備え、遅延回路は、設定される遅延設定値に応じた遅延量でタイミング信号を遅延し、第１の波形成形部に供給する第１の遅延素子と、設定される遅延設定値に応じた遅延量でタイミング信号を遅延し、第２の波形成形部に供給する第２の遅延素子と、第１の遅延素子及び第２の遅延素子が、それぞれの遅延設定値に対して生じる遅延量を測定し、第１の遅延素子及び第２の遅延素子のイニシャライズを行うイニシャライズ部とを有し、イニシャライズ部は、第１の遅延素子の出力信号を第１の遅延素子に入力する第１のループ経路と、第２の遅延素子の出力信号を第２の遅延素子に入力する第２のループ経路と、第１の遅延素子に、異なる遅延設定値を順次設定し、第１のループ経路を伝送する信号に基づいて、第１の遅延素子におけるそれぞれの遅延量を順次測定する第１の測定部と、第２のループ経路を伝送する信号に基づいて、第２の遅延素子における遅延量を、第１の測定部と同期して測定する第２の測定部と、第１の測定部が測定したそれぞれの遅延量を、第２の測定部が当該遅延量と同期して測定した遅延量を用いて補正し、第１の遅延素子のそれぞれの遅延設定値に対する遅延量を算出する遅延量算出部とを含む試験装置を提供する。

本発明の第３の形態においては、設定される遅延設定値に応じた遅延量で入力信号を遅延させる第１の遅延素子と、設定される遅延設定値に応じた遅延量で入力信号を遅延させる第２の遅延素子と、第１の遅延素子の出力信号を第１の遅延素子に入力する第１のループ経路と、第２の遅延素子の出力信号を第２の遅延素子に入力する第２のループ経路とを備える遅延回路のイニシャライズを行うイニシャライズ部を機能させるプログラムであって、イニシャライズ部を、第１の遅延素子に、異なる遅延設定値を順次設定し、第１のループ経路を伝送する信号に基づいて、第１の遅延素子におけるそれぞれの遅延量を順次測定する第１の測定部と、第２のループ経路を伝送する信号に基づいて、第２の遅延素子における遅延量を、第２の遅延素子の遅延設定値を変化させずに第１の測定部と同期して測定する第２の測定部と、第１の測定部が測定したそれぞれの遅延量を、第２の測定部が当該遅延量と同期して測定した遅延量を用いて補正し、第１の遅延素子のそれぞれの遅延設定値に対する遅延量を算出する遅延量算出部として機能させるプログラムを提供する。

本発明の第４の形態においては、動作回路と、動作回路に入力される信号、又は動作回路が出力する信号を遅延させる遅延回路とを備え、遅延回路は、設定される遅延設定値に応じた遅延量で入力信号を遅延させる第１の遅延素子と、設定される遅延設定値に応じた遅延量で入力信号を遅延させる第２の遅延素子と、第１の遅延素子が、それぞれの遅延設定値に対して生じる遅延量を測定し、第１の遅延素子のイニシャライズを行うイニシャライズ部とを有し、イニシャライズ部は、第１の遅延素子の出力信号を第１の遅延素子に入力する第１のループ経路と、第２の遅延素子の出力信号を第２の遅延素子に入力する第２のループ経路と、第１の遅延素子に、異なる遅延設定値を順次設定し、第１のループ経路を伝送する信号に基づいて、第１の遅延素子におけるそれぞれの遅延量を順次測定する第１の測定部と、第２のループ経路を伝送する信号に基づいて、第２の遅延素子における遅延量を、第２の遅延素子の遅延設定値を変化させずに第１の測定部と同期して測定する第２の測定部と、第１の測定部が測定したそれぞれの遅延量を、第２の測定部が当該遅延量と同期して測定した遅延量を用いて補正し、第１の遅延素子のそれぞれの遅延設定値に対する遅延量を算出する遅延量算出部とを含む半導体チップを提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る遅延回路１００の構成の一例を示す図である。遅延回路１００は、入力信号を遅延させて出力する回路であって、第１の遅延素子１０−１、第２の遅延素子１０−２、第１の伝送回路１２−１、第２の伝送回路１２−２、及びイニシャライズ部２０を備える。また、遅延回路１００には、電源１０２から電源電圧が供給される。本例において、遅延回路１００の各構成要素には、共通の電源１０２から電源電圧が供給される。

第１の遅延素子１０−１及び第２の遅延素子１０−２は、それぞれ設定される遅延設定値に応じた遅延量で入力信号を遅延させる。第１の伝送回路１２−１は、第１の遅延素子１０−１が出力する信号を通過させる。また、第２の伝送回路１２−２は、第２の遅延素子１０−２が出力する信号を通過させる。第１の伝送回路１２−１及び第２の伝送回路１２−２は、通過させる信号に所定の遅延を生じさせる論理回路等であってよい。また、第１の伝送回路１２−１及び第２の伝送回路１２−２は、第１の遅延素子１０−１及び第２の遅延素子１０−２より大きい遅延を生じさせてよい。また、第１の伝送回路１２−１の遅延量と、第２の伝送回路１２−２の遅延量は略同一である。

イニシャライズ部２０は、第１の遅延素子１０−１及び第２の遅延素子１０−２が、それぞれの遅延設定値に対して生じる遅延量を測定し、第１の遅延素子１０−１及び第２の遅延素子１０−２のイニシャライズを行う。イニシャライズ部２０は、第１のループ経路、第２のループ経路、第１の測定部２６−１、第２の測定部２６−２、及び遅延量算出部２８を有する。第１のループ経路は、第１の伝送回路１２−１が出力する信号を、第１の遅延素子１０−１の入力端に入力する。本例における第１のループ経路は、マルチプレクサ２２−１及びマルチプレクサ２４を有する。マルチプレクサ２４は、伝送回路１２−１が出力する信号を分岐して受け取り、マルチプレクサ２２−１に入力する。マルチプレクサ２２−１は、入力信号と、マルチプレクサ２２−１から受け取るループ信号とのいずれかを選択して、第１の遅延素子１０−１に入力する。

第２のループ経路は、第２の伝送回路１２−２が出力する信号を、第２の遅延素子１０−２の入力端に入力する。第２のループ経路は、マルチプレクサ２２−２及びマルチプレクサ２４を有する。マルチプレクサ２４は、マルチプレクサ２４と同様の機能を有し、マルチプレクサ２２−２は、マルチプレクサ２２−１と同様の機能を有する。

遅延回路１００のイニシャライズを行う場合、マルチプレクサ２２−１及びマルチプレクサ２２−２は、対応する遅延素子１０にループ信号を入力する。また、遅延回路１００の実動作時には、マルチプレクサ２２−１及びマルチプレクサ２２−２は、対応する遅延素子１０に入力信号を入力する。

次に、第１の遅延素子のイニシャライズを行う場合を説明する。第１の測定部２６−１は、第１の遅延素子１０−１に、異なる遅延設定値を順次設定する。また、第１の測定部２６−１は、それぞれの遅延設定値について、第１のループ経路を伝送する信号の周期を測定する。本例においては、第１の遅延素子１０−１の遅延量を略零に設定する第１の遅延設定値と、第１の遅延素子１０−１の遅延量を所定の値に設定する第２の遅延設定値とを用いて説明する。また、第１の遅延設定値に対応して測定されるループ周期をＭ１とし、第２の遅延設定値に対応して測定されるループ周期をＭ２とする。第２の遅延設定値を設定した場合の第１の遅延素子１０−１において生じる遅延量をＴｄｌｙとし、第１の伝送回路１２−１における遅延量をＴｏｆｆ［１］とすると、電源電圧変動が無い場合のループ周期Ｍ１及びＭ２は以下の式で与えられる。
Ｍ１＝Ｔｏｆｆ［１］
Ｍ２＝Ｔｏｆｆ［１］＋Ｔｄｌｙ

また、第２の測定部２６−２は、第２の遅延素子１０−２に、所定の遅延設定値を設定し、第２のループ経路を伝送する信号の周期を測定する。尚、第２の測定部２６−２は、第１の測定部２６−１と同期して、且つ第２の遅延素子における遅延設定値を変化させずに、第２のループ経路を伝送する信号の周期を測定する。本例においては、第２の測定部２６−２は、第２の遅延素子１０−２の遅延量を略零に設定して、ループ周期を測定する。また、ループ周期Ｍ１と同時に第２の測定部２６−２が測定するループ周期をＭ３、ループ周期Ｍ２と同時に第２の測定部２６−２が測定するループ周期をＭ４とする。第２の伝送回路１２−２における遅延量をＴｏｆｆ［２］とすると、電源電圧変動が無い場合のループ周期Ｍ３及びＭ４は以下の式で与えられる。
Ｍ３＝Ｍ４＝Ｔｏｆｆ［２］

遅延量算出部２８は、第１の測定部２６−１が測定したそれぞれのループ周期（即ち、ループ経路における遅延量）を、第２の測定部２６−２が同期して測定したループ周期を用いて補正し、第１の遅延素子１０−１のそれぞれの遅延設定値に対する遅延量を算出する。第２の測定部２６−２は、第２の遅延素子１０−２の遅延設定値を変化させずに、第１の測定部２６−１と同期してループ周期を測定するので、ループ周期Ｍ１及びＭ２の測定において生じた電源電圧変動を、第２の測定部２６−２の測定結果に基づいて検出することができる。遅延量算出部２８は、第１の遅延素子１０−１の電源電圧の変動により生じる、第１の測定部２６−１の測定結果における測定誤差を、第２の測定部２６−２の測定結果を用いて補正してよい。

例えば遅延量算出部２８は、以下の式に基づいて、第２の遅延設定値に対して、第１の遅延素子１０−１が生成する遅延量Ｄを算出してよい。
Ｄ＝（Ｍ２−Ｍ１）−（Ｍ４−Ｍ３）

尚、本例においては、第１の遅延素子１０−１及び第２の遅延素子１０−２に対応して、第１の測定部２６−１及び第２の測定部２６−２を有しているが、３以上の遅延素子１０を有する場合、マルチプレクサ２４は、３以上の遅延素子１０から遅延量を測定すべき遅延素子１０の出力、及び補正に用いるべき遅延素子１０の出力を選択し、それぞれ第１の測定部２６−１及び第２の測定部２６−２に入力する。この場合、マルチプレクサ２４は、複数の遅延素子１０に対して共通に設けられてよい。また、本例においては、第１の遅延素子１０−１及び第２の遅延素子１０−２に対して、共通の入力信号を与えているが、他の例においては、それぞれ独立に入力信号を与えてもよい。

図２は、電源電圧変動が生じた場合の遅延量の変動の一例を示す図である。図２に示すように、第１の遅延素子１０−１及び第１の伝送回路１２−１の遅延量、並びに第２の遅延素子１０−２及び第２の伝送回路１２−２の遅延量は、電源電圧変動により、測定時刻Ｔ毎に変化する場合がある。

ループ周期Ｍ１及びＭ３を測定した時刻Ｔ１と、ループ周期Ｍ２及びＭ４を測定した時刻Ｔ２との間で、電源電圧変動が生じ、それぞれの遅延量が０．１％減少した場合を説明する。この場合、遅延量Ｄは、以下の式で与えられる。
Ｄ＝（Ｍ２−Ｍ１）−（Ｍ４−Ｍ３）
＝（Ｔｏｆｆ［１］×９９．９％＋Ｔｄｌｙ×９９．９％−Ｔｏｆｆ［１］）−（Ｔｏｆｆ［２］×９９．９％−Ｔｏｆｆ［２］）
＝（Ｔｏｆｆ［２］−Ｔｏｆｆ［１］）×０．１％＋Ｔｄｌｙ×９９．９％ ・・・式（１）

ここで、第１の伝送回路１２−１における遅延量Ｔｏｆｆ［１］と、第２の伝送回路１２−２における遅延量Ｔｏｆｆ［２］とは略等しい。このため、電源電圧変動により生じる伝送回路１２の遅延量の変動が、測定結果に与える影響を略零とすることができる。例えば、Ｔｏｆｆ［１］＝１０ｎｓ、Ｔｏｆｆ［２］＝９．９ｎｓ、Ｔｄｌｙ＝１００ｐｓとすると、伝送回路１２における遅延量の変動が、測定結果に与える測定誤差は、（９．９ｎｓ−１０ｎｓ）×０．１％＝０．１ｐｓとなる。このため、遅延量Ｔｄｌｙの測定結果にはほとんど影響を与えない。

これに対し、従来の測定方法では、電源電圧変動により伝送回路の遅延量に０．１％の変動が生じた場合、測定結果に与える測定誤差は、１０ｎｓ×０．１％＝１０ｐｓとなる。この場合、遅延量Ｔｄｌｙの測定結果に１０％程度の影響を与えてしまう。

このように、本例におけるイニシャライズ部２０は、遅延量の測定誤差を低減することができる。尚、本例における遅延量の測定は、伝送回路１２の遅延量が、遅延素子１０の遅延量より大きい場合に特に有効であるが、伝送回路１２の遅延量が小さい場合であっても、従来の遅延量の測定に対して、誤差を小さくすることができる。例えば、伝送回路１２が設けられていない場合、又は伝送回路１２における遅延量が略零であっても、第２の遅延素子１０−２の遅延量の変動量に基づいて電源電圧変動の変動量を検出し、当該検出結果に基づいて、第１の遅延素子１０−１の遅延量の測定結果を補正することにより、第１の遅延素子１０−１の遅延量を精度よく測定することができる。

また、遅延量算出部２８は、式（１）に示すように、第１の遅延設定値に対して第１の測定部２６−１が測定した第１の遅延量Ｍ２から、第１の遅延設定値に対して第１の測定部２６−１が測定した第２の遅延量Ｍ１を減算した第１の算出結果(Ｍ２-Ｍ１)を生成し、第１の遅延量Ｍ２の測定に同期して第２の測定部２６−２が測定した遅延量Ｍ４から、第２の遅延量Ｍ１の測定に同期して第２の測定部２６−２が測定した遅延量Ｍ３を減算した第２の算出結果（Ｍ４−Ｍ３）を生成し、第１の算出結果から第２の算出結果を減算することにより、遅延設定値を第２の遅延設定値から第１の遅延設定値に変更した場合の、第１の遅延素子１０−１における遅延量の変動量Ｔｄｌｙを算出したが、遅延量算出部２８が各遅延量を演算する順序は、上記の順序に限定されない。遅延量算出部２８は、式（１）と等価な式に示される順序で、各遅延量を演算することができる。

また、第１の遅延素子１０−１及び第２の遅延素子１０−２における、電源電圧の変動量に対する遅延量の変動量の比は、略等しいことが好ましい。例えば、第１の遅延素子１０−１及び第２の遅延素子１０−２は、同一の回路構成を有してよい。また、同一の材料で形成されてよい。また、第１の伝送回路１２−１及び第２の伝送回路１２−２における、電源電圧の変動量に対する遅延量の変動量の比は、略等しいことが好ましい。例えば、第１の伝送回路１２−１及び第２の伝送回路１２−２は、同一の回路構成を有してよい。また、同一の材料で形成されてよい。

また、第１の遅延素子１０−１に最小の遅延量を生じさせた場合における、第１の遅延素子１０−１及び第１の伝送回路１２−１における遅延量Ｔｏｆｆ［１］と、第２の遅延素子１０−１に最小の遅延量を生じさせた場合における、第２の遅延素子１０−２及び第２の伝送回路１２−２における遅延量Ｔｏｆｆ［２］との差が、第２の遅延設定値に対応する遅延量Ｔｄｌｙと等しくてよい。つまり、Ｔｏｆｆ［２］−Ｔｏｆｆ［１］が、Ｔｄｌｙと等しくなるように、第１の伝送回路１２−１及び第２の伝送回路１２−２の遅延量を設定してよい。この場合、第１の伝送回路１２−１及び第２の伝送回路１２−２は、遅延量が可変であることが好ましい。これにより、式（１）に示すように、伝送回路１２において生じる測定誤差と、第１の遅延素子１０−１において生じる測定誤差とを相殺することができ、更に精度よく遅延量を測定することができる。

また、第１のループ経路におけるループ周期と、第２のループ経路におけるループ周期との周期差が、所定の値より小さい場合、これらのループ経路を伝送する信号が相互に干渉し、ループ周期が変動してしまう場合がある。例えば、これらのループ周期が略同一となってしまう場合がある。このため、第２の測定部２６−２は、これらのループ経路を伝送する信号が相互干渉しないことを条件として定めた周期差を有するように、第２の遅延素子１０−２の遅延量を設定してよい。また、第２の測定部２６−２は、第２の伝送回路１２−２の遅延量を設定してもよい。遅延回路１００は、第２の遅延素子１０−２の遅延量を順次変化させて、第１の測定部２６−１及び第２の測定部２６−２に同時にループ周期を測定させることにより、相互干渉が生じる周期差を予め測定してよい。

また、以上の例においては、第１の遅延設定値に対応する遅延量が略零である場合を説明した。他の例においては、第１の遅延設定値に対応する遅延量は略零でなくともよい。この場合、第２の遅延設定値に対応する遅延量は、第１の遅延設定値に対応する遅延量からの変動量として測定することができる。また、第２の測定部２６−２は、第１の遅延設定値と略同一の遅延設定値を、第２の遅延素子１０−２に設定してよい。

また、以上の例においては、第１の遅延素子１０−１について、遅延設定値に対する遅延量を測定したが、遅延量算出部２８は、第２の遅延素子１０−２についても、遅延設定値に対する遅延量を測定してよい。この場合、第２の測定部２６−２は、第２の遅延素子１０−２に、異なる遅延設定値を順次設定し、第２のループ経路を伝送する信号に基づいて、第２の遅延素子１０−２におけるそれぞれの遅延量を更に測定する。また、第１の測定部２６−１は、第１の遅延素子１０−１における遅延量を、遅延設定値を変化させずに、第２の測定部２６−２と同期して更に測定する。そして、遅延量算出部２８は、式（１）に関連して説明した方法で、第２の遅延素子１０−２の遅延量を算出する。また、第２の遅延素子１０−２の遅延量を測定しない場合、第２の遅延素子１０−２は、固定の遅延を生成する遅延素子であってよい。

また、以上の例においては、第１の遅延素子１０−１の電源電圧の変動による測定誤差を低減したが、他の例においては、遅延量算出部２８は、第１の遅延素子１０−１の温度の変動による測定誤差を低減してよい。この場合であっても、測定誤差を低減する測定方法は、上述した電源電圧の変動による測定誤差を低減する測定方法と同一である。ここで、第１の遅延素子１０−１の温度とは、第１の遅延素子１０−１の周囲温度、基板温度、又は第１の遅延素子１０−１の素子温度であってよい。

尚、第１の遅延素子１０−１の温度変動による測定誤差を低減する場合、第２の遅延素子１０−２は、第１の遅延素子１０−１の近傍に設けられることが好ましい。また、電源電圧の変動による誤差を低減しない場合には、第２の遅延素子１０−２と第１の遅延素子１０−１とは、異なる電源から電源電圧を受け取ってもよい。ここで、第１の遅延素子１０−１の近傍とは、第１の遅延素子１０−１と、第２の遅延素子１０−２との温度差が所定の値より小さくなる位置であってよい。また、３以上の遅延素子１０が存在する場合には、第１の遅延素子１０−１に最も近い位置にある遅延素子１０を、第２の遅延素子１０−２としてもよい。また、発熱源からの距離が、第１の遅延素子１０−１と略等しくなる位置に、第２の遅延素子１０−２を設けてもよい。

図３は、本発明の実施形態に係る試験装置２００の構成の一例を示す図である。試験装置２００は、半導体回路等の被試験デバイス３００を試験する装置であって、パターン発生部１１０、タイミング発生部１２０、遅延回路１００、複数の波形成形部１３０、及び判定部１４０を備える。

パターン発生部１１０は、被試験デバイス３００を試験する試験パターンを生成する。例えばパターン発生部１１０は、被試験デバイス３００に入力すべき試験信号の論理パターンを示す試験パターンを生成してよい。

複数の波形成形部１３０は、被試験デバイス３００の複数の被試験ピンに一対一に対応して設けられる。それぞれの波形成形部１３０は、与えられるタイミング信号に応じて、試験パターンに示されるレベルを示す試験信号を生成し、対応する被試験ピンに入力する。

タイミング発生部１２０は、所定の周期のタイミング信号を生成する。タイミング発生部１２０は、例えばＰＬＬ回路等であってよい。また、遅延回路１００は、それぞれの波形成形部１３０に対して、タイミング信号をそれぞれ遅延して供給する。遅延回路１００は、図１に示した遅延回路１００と同一の構成を有してよい。

例えば、遅延回路１００は、図１に示した複数の遅延素子１０を、複数の波形成形部１３０に一対一に対応して有してよい。それぞれの遅延素子１０は、タイミング信号を所定の位相に独立に遅延させ、対応する波形成形部１３０に供給する。

判定部１４０は、被試験デバイス３００が出力する出力信号に基づいて、被試験デバイス３００の良否を判定する。例えば判定部１４０は、当該出力信号と、与えられる期待値信号とを比較することにより、被試験デバイス３００の良否を判定する。

本例における試験装置２００によれば、遅延回路１００における遅延量を精度よくイニシャライズできるので、被試験デバイス３００を精度よく試験することができる。また、遅延回路１００が３以上の遅延素子１０を有し、それぞれの遅延素子１０を図１において説明した第１の遅延素子１０−１としてイニシャライズする場合、遅延回路１００は、当該遅延素子１０の最も近傍における遅延素子１０を、図１において説明した第２の遅延素子１０−２としてよい。また、遅延回路１００が、複数のチップに渡って形成されている場合、遅延回路１００は、同一のチップに形成される遅延素子１０を、図１において説明した第１の遅延素子１０−１及び第２の遅延素子１０−２としてよい。

また、判定部１４０が、与えられるストローブ信号に応じて、被試験デバイス３００の出力信号をサンプリングする場合、タイミング発生部１２０は、当該ストローブ信号を生成してよい。この場合、遅延回路１００は、当該ストローブ信号を遅延して判定部１４０に供給してよい。判定部１４０が、被試験デバイス３００の複数の出力ピンに対応して、複数のタイミング比較器を有する場合、遅延回路１００は、それぞれのタイミング比較器に、ストローブ信号をそれぞれ独立に遅延して供給してよい。

図４は、本発明の実施形態に係る半導体チップ４００の構成の一例を示す図である。半導体チップ４００は、基板４１０、動作回路４２０、及び遅延回路１００を備える。動作回路４２０及び遅延回路１００は、基板４１０に形成される。基板４１０は、例えば半導体基板である。

動作回路４２０は、例えば入力信号に応じた出力信号を出力する回路である。遅延回路１００は、動作回路４２０の入力側、又は出力側の少なくとも一方に設けられる。遅延回路１００は、動作回路４２０に入力される信号を遅延させ、又は動作回路４２０が出力する信号を遅延させる。遅延回路１００は、図１に関連して説明した遅延回路１００と同一である。

複数の遅延素子１０は、動作回路４２０の複数の入出力ピンに対応して設けられてよく、また複数の動作回路４２０に対応して設けられてもよい。本例における半導体チップ４００によれば、動作回路４２０の入出力信号を精度よく遅延させることができる。また、遅延回路１００は、動作回路４２０の内部を伝送する信号を遅延させてもよい。

図５は、本発明の実施形態に係るプログラムに基づいて動作するコンピュータ１９００の構成の一例を示す図である。コンピュータ１９００は、与えられるプログラムに基づいて、図１において説明したイニシャライズ部２０として機能する。例えば、当該プログラムは、コンピュータ１９００を、図１に関連して説明した第１の測定部２６−１、第２の測定部２６−２、及び遅延量算出部２８として機能させる。

本実施形態に係るコンピュータ１９００は、ＣＰＵ周辺部、入出力部、及びレガシー入出力部を備える。ＣＰＵ周辺部は、ホスト・コントローラ２０８２により相互に接続されるＣＰＵ２０００、ＲＡＭ２０２０、グラフィック・コントローラ２０７５、及び表示装置２０８０を有する。入出力部は、入出力コントローラ２０８４によりホスト・コントローラ２０８２に接続される通信インターフェース２０３０、ハードディスクドライブ２０４０、及びＣＤ−ＲＯＭドライブ２０６０を有する。レガシー入出力部は、入出力コントローラ２０８４に接続されるＲＯＭ２０１０、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０を有する。

ホスト・コントローラ２０８２は、ＲＡＭ２０２０と、高い転送レートでＲＡＭ２０２０をアクセスするＣＰＵ２０００及びグラフィック・コントローラ２０７５とを接続する。ＣＰＵ２０００は、ＲＯＭ２０１０及びＲＡＭ２０２０に格納されたプログラムに基づいて動作し、各部の制御を行う。グラフィック・コントローラ２０７５は、ＣＰＵ２０００等がＲＡＭ２０２０内に設けたフレーム・バッファ上に生成する画像データを取得し、表示装置２０８０上に表示させる。これに代えて、グラフィック・コントローラ２０７５は、ＣＰＵ２０００等が生成する画像データを格納するフレーム・バッファを、内部に含んでもよい。

入出力コントローラ２０８４は、ホスト・コントローラ２０８２と、比較的高速な入出力装置である通信インターフェース２０３０、ハードディスクドライブ２０４０、ＣＤ−ＲＯＭドライブ２０６０を接続する。通信インターフェース２０３０は、ネットワークを介して他の装置と通信する。ハードディスクドライブ２０４０は、コンピュータ１９００内のＣＰＵ２０００が使用するプログラム及びデータを格納する。ＣＤ−ＲＯＭドライブ２０６０は、ＣＤ−ＲＯＭ２０９５からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。

また、入出力コントローラ２０８４には、ＲＯＭ２０１０と、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０の比較的低速な入出力装置とが接続される。ＲＯＭ２０１０は、コンピュータ１９００が起動時に実行するブート・プログラム、及びコンピュータ１９００のハードウェアに依存するプログラム等を格納する。フレキシブルディスク・ドライブ２０５０は、フレキシブルディスク２０９０からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。入出力チップ２０７０は、フレキシブルディスク・ドライブ２０５０、及び例えばパラレル・ポート、シリアル・ポート、キーボード・ポート、マウス・ポート等を介して各種の入出力装置を接続する。

ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供されるプログラムは、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５、又はＩＣカード等の記録媒体に格納されて利用者によって提供される。プログラムは、記録媒体から読み出され、ＲＡＭ２０２０を介してコンピュータ１９００内のハードディスクドライブ２０４０にインストールされ、ＣＰＵ２０００において実行される。

当該プログラムは、コンピュータ１９００にインストールされる。当該プログラムは、ＣＰＵ２０００等に働きかけて、コンピュータ１９００を、前述したイニシャライズ部２０として機能させる。

以上に示したプログラムは、外部の記録媒体に格納されてもよい。記録媒体としては、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５の他に、ＤＶＤやＣＤ等の光学記録媒体、ＭＯ等の光磁気記録媒体、テープ媒体、ＩＣカード等の半導体メモリ等を用いることができる。また、専用通信ネットワークやインターネットに接続されたサーバシステムに設けたハードディスク又はＲＡＭ等の記憶装置を記録媒体として使用し、ネットワークを介してプログラムをコンピュータ１９００に提供してもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

以上から明らかなように、本発明によれば、遅延素子の遅延量を精度よく測定することができる。

本発明の実施形態に係る遅延回路１００の構成の一例を示す図である。 電源電圧変動が生じた場合の遅延量の変動の一例を示す図である。 本発明の実施形態に係る試験装置２００の構成の一例を示す図である。 本発明の実施形態に係る半導体チップ４００の構成の一例を示す図である。 本発明の実施形態に係るプログラムに基づいて動作するコンピュータ１９００の構成の一例を示す図である。

符号の説明

１０・・・遅延素子、１２・・・伝送回路、２０・・・イニシャライズ部、２２・・・マルチプレクサ、２４・・・マルチプレクサ、２６・・・測定部、２８・・・遅延量算出部、１００・・・遅延回路、１０２・・・電源、１１０・・・パターン発生部、１２０・・・タイミング発生部、１３０・・・波形成形部、１４０・・・判定部、２００・・・試験装置、３００・・・被試験デバイス、４００・・・半導体チップ、４１０・・・基板、４２０・・・動作回路、１９００・・・コンピュータ、２０００・・・ＣＰＵ、２０２０・・・ＲＡＭ、２０１０・・・ＲＯＭ、２０９５・・・ＣＤ−ＲＯＭ、２０３０・・・通信インターフェース、２０４０・・・ハードディスクドライブ、２０５０・・・フレキシブルディスク・ドライブ、２０６０・・・ＣＤ−ＲＯＭドライブ、２０７０・・・入出力チップ、２０７５・・・グラフィック・コントローラ、２０８０・・・表示装置、２０８２・・・ホスト・コントローラ、２０８４・・・入出力コントローラ、２０９０・・・フレキシブルディスク

Claims (14)

1. 入力信号を遅延させて出力する遅延回路であって、
   設定される遅延設定値に応じた遅延量で前記入力信号を遅延させる第１の遅延素子と、
   設定される遅延設定値に応じた遅延量で前記入力信号を遅延させる第２の遅延素子と、
   前記第１の遅延素子が、それぞれの前記遅延設定値に対して生じる遅延量を測定し、前記第１の遅延素子のイニシャライズを行うイニシャライズ部と
   を有し、
   前記イニシャライズ部は、
   前記第１の遅延素子の出力信号を前記第１の遅延素子に入力する第１のループ経路と、
   前記第２の遅延素子の出力信号を前記第２の遅延素子に入力する第２のループ経路と、
   前記第１の遅延素子に、異なる前記遅延設定値を順次設定し、前記第１のループ経路を伝送する信号に基づいて、前記第１の遅延素子におけるそれぞれの遅延量を順次測定する第１の測定部と、
   前記第２のループ経路を伝送する信号に基づいて、前記第２の遅延素子における遅延量を、前記第２の遅延素子の前記遅延設定値を変化させずに前記第１の測定部と同期して測定する第２の測定部と、
   前記第１の測定部が測定したそれぞれの遅延量を、前記第２の測定部が当該遅延量と同期して測定した遅延量を用いて補正し、前記第１の遅延素子のそれぞれの遅延設定値に対する遅延量を算出する遅延量算出部と
   を有する遅延回路。
2. 前記第２の遅延素子は、前記第１の遅延素子と共通の電源から電源電圧を受け取り、
   前記遅延量算出部は、前記第１の遅延素子の電源電圧の変動により生じる、前記第１の測定部の測定結果における測定誤差を、前記第２の測定部の測定結果を用いて補正する
   請求項１に記載の遅延回路。
3. 前記遅延量算出部は、第１の前記遅延設定値に対して前記第１の測定部が測定した第１の遅延量から、第１の前記遅延設定値に対して前記第１の測定部が測定した第２の遅延量を減算した第１の算出結果を生成し、前記第１の遅延量の測定に同期して前記第２の測定部が測定した遅延量から、前記第２の遅延量の測定に同期して前記第２の測定部が測定した遅延量を減算した第２の算出結果を生成し、前記第１の算出結果から前記第２の算出結果を減算することにより、遅延設定値を前記第２の遅延設定値から前記第１の遅延設定値に変更した場合の、前記第１の遅延素子における遅延量の変動量を算出する
   請求項２に記載の遅延回路。
4. 前記第１の測定部は、前記第１の遅延素子に最小の遅延量を生じさせる前記遅延設定値を、前記第１の遅延設定値として前記第１の遅延素子に設定し、
   前記第２の測定部は、前記第２の遅延素子に最小の遅延量を生じさせる前記遅延設定値を、前記第２の遅延素子に設定する
   請求項２に記載の遅延回路。
5. 前記電源電圧の変動量に対する前記第２の遅延素子の遅延量の変動量の比が、前記電源電圧の変動量に対する前記第１の遅延素子の遅延量の変動量の比と略等しい
   請求項４に記載の遅延回路。
6. 前記第１のループ経路に設けられる第１の伝送回路、及び前記第２のループ経路に設けられる第２の伝送回路は、前記第１の遅延素子と共通の電源から電源電圧を受け取る
   請求項２に記載の遅延回路。
7. 前記電源電圧の変動量に対する前記第２の伝送回路の遅延量の変動量の比が、前記電源電圧の変動量に対する前記第１の伝送回路の遅延量の変動量の比と略等しい
   請求項６に記載の遅延回路。
8. 前記第１の遅延素子に最小の遅延量を生じさせた場合における、前記第１の遅延素子及び前記第１のループ経路における遅延量と、前記第２の遅延素子に最小の遅延量を生じさせた場合における、前記第２の遅延素子及び前記第２のループ経路における遅延量との差が、前記第２の遅延設定値に対応する前記第１の遅延素子における遅延量と略等しい
   請求項７に記載の遅延回路。
9. 前記第２の測定部は、前記第１のループ経路におけるループ周期に対する前記第２のループ経路におけるループ周期が、前記第１のループ経路を伝送する信号と、前記第２のループ経路を伝送する信号とが相互干渉しないことを条件として定めた周期差を有するように、前記第２の遅延素子の遅延量を設定する
   請求項８に記載の遅延回路。
10. 前記第２の測定部は、前記第２の遅延素子に、異なる遅延設定値を順次設定し、前記第２のループ経路を伝送する信号に基づいて、前記第２の遅延素子におけるそれぞれの遅延量を更に測定し、
    前記第１の測定部は、前記第１のループ経路を伝送する信号に基づいて、前記第１の遅延素子における遅延量を、前記遅延設定値を変化させずに前記第２の測定部と同期して更に測定し、
    前記遅延量算出部は、前記第２の測定部が測定したそれぞれの遅延量を、前記第１の測定部が当該遅延量と同期して測定した遅延量を用いて補正し、前記第２の遅延素子のそれぞれの遅延設定値に対する遅延量を更に算出する
    請求項１に記載の遅延回路。
11. 前記第２の遅延素子は、前記第１の遅延素子の近傍に設けられ、
    前記遅延量算出部は、前記第１の遅延素子の温度の変動により生じる、前記第１の測定部の測定結果における測定誤差を、前記第２の測定部の測定結果を用いて補正する
    請求項１に記載の遅延回路。
12. 被試験デバイスを試験する試験装置であって、
    前記被試験デバイスを試験する試験パターンを生成するパターン発生部と、
    与えられるタイミング信号に応じて前記試験パターンに示されるレベルを示す試験信号を生成する、前記被試験デバイスのそれぞれの被試験ピンに対応して設けられた複数の波形成形部と、
    前記タイミング信号を生成するタイミング発生部と、
    それぞれの前記波形成形部に対して、前記タイミング信号をそれぞれ遅延して供給する遅延回路と、
    前記被試験デバイスが出力する出力信号に基づいて、前記被試験デバイスの良否を判定する判定部と
    を備え、
    前記遅延回路は、
    設定される遅延設定値に応じた遅延量で前記タイミング信号を遅延し、第１の前記波形成形部に供給する第１の遅延素子と、
    設定される遅延設定値に応じた遅延量で前記タイミング信号を遅延し、第２の前記波形成形部に供給する第２の遅延素子と、
    前記第１の遅延素子及び前記第２の遅延素子が、それぞれの前記遅延設定値に対して生じる遅延量を測定し、前記第１の遅延素子及び前記第２の遅延素子のイニシャライズを行うイニシャライズ部と
    を有し、
    前記イニシャライズ部は、
    前記第１の遅延素子の出力信号を前記第１の遅延素子に入力する第１のループ経路と、
    前記第２の遅延素子の出力信号を前記第２の遅延素子に入力する第２のループ経路と、
    前記第１の遅延素子に、異なる遅延設定値を順次設定し、前記第１のループ経路を伝送する信号に基づいて、前記第１の遅延素子におけるそれぞれの遅延量を順次測定する第１の測定部と、
    前記第２のループ経路を伝送する信号に基づいて、前記第２の遅延素子における遅延量を、前記第１の測定部と同期して測定する第２の測定部と、
    前記第１の測定部が測定したそれぞれの遅延量を、前記第２の測定部が当該遅延量と同期して測定した遅延量を用いて補正し、前記第１の遅延素子のそれぞれの遅延設定値に対する遅延量を算出する遅延量算出部と
    を含む試験装置。
13. 設定される遅延設定値に応じた遅延量で入力信号を遅延させる第１の遅延素子と、設定される遅延設定値に応じた遅延量で前記入力信号を遅延させる第２の遅延素子と、前記第１の遅延素子の出力信号を前記第１の遅延素子に入力する第１のループ経路と、前記第２の遅延素子の出力信号を前記第２の遅延素子に入力する第２のループ経路とを備える遅延回路のイニシャライズを行うイニシャライズ部を機能させるプログラムであって、
    前記イニシャライズ部を、
    前記第１の遅延素子に、異なる前記遅延設定値を順次設定し、前記第１のループ経路を伝送する信号に基づいて、前記第１の遅延素子におけるそれぞれの遅延量を順次測定する第１の測定部と、
    前記第２のループ経路を伝送する信号に基づいて、前記第２の遅延素子における遅延量を、前記第２の遅延素子の前記遅延設定値を変化させずに前記第１の測定部と同期して測定する第２の測定部と、
    前記第１の測定部が測定したそれぞれの遅延量を、前記第２の測定部が当該遅延量と同期して測定した遅延量を用いて補正し、前記第１の遅延素子のそれぞれの遅延設定値に対する遅延量を算出する遅延量算出部と
    して機能させるプログラム。
14. 動作回路と、
    前記動作回路に入力される信号、又は前記動作回路が出力する信号を遅延させる遅延回路と
    を備え、
    前記遅延回路は、
    設定される遅延設定値に応じた遅延量で入力信号を遅延させる第１の遅延素子と、
    設定される遅延設定値に応じた遅延量で前記入力信号を遅延させる第２の遅延素子と、
    前記第１の遅延素子が、それぞれの前記遅延設定値に対して生じる遅延量を測定し、前記第１の遅延素子のイニシャライズを行うイニシャライズ部と
    を有し、
    前記イニシャライズ部は、
    前記第１の遅延素子の出力信号を前記第１の遅延素子に入力する第１のループ経路と、
    前記第２の遅延素子の出力信号を前記第２の遅延素子に入力する第２のループ経路と、
    前記第１の遅延素子に、異なる前記遅延設定値を順次設定し、前記第１のループ経路を伝送する信号に基づいて、前記第１の遅延素子におけるそれぞれの遅延量を順次測定する第１の測定部と、
    前記第２のループ経路を伝送する信号に基づいて、前記第２の遅延素子における遅延量を、前記第２の遅延素子の前記遅延設定値を変化させずに前記第１の測定部と同期して測定する第２の測定部と、
    前記第１の測定部が測定したそれぞれの遅延量を、前記第２の測定部が当該遅延量と同期して測定した遅延量を用いて補正し、前記第１の遅延素子のそれぞれの遅延設定値に対する遅延量を算出する遅延量算出部と
    を含む半導体チップ。

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