JPH07104030A - 時間測定回路 - Google Patents
時間測定回路Info
- Publication number
- JPH07104030A JPH07104030A JP5268433A JP26843393A JPH07104030A JP H07104030 A JPH07104030 A JP H07104030A JP 5268433 A JP5268433 A JP 5268433A JP 26843393 A JP26843393 A JP 26843393A JP H07104030 A JPH07104030 A JP H07104030A
- Authority
- JP
- Japan
- Prior art keywords
- output
- stop
- edge selector
- register
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Measurement Of Unknown Time Intervals (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 可変遅延線を用いず、ＤＵＴの任意の出力端
子間の時間を正確に測定する。 【構成】 スタートエッジセレクタ３は、被測定集積回
路１の任意の出力端子の出力をスタートエッジとして選
択し、ストップエッジセレクタ４は任意の出力端子の出
力をストップエッジとして選択し、遅延線８で遅延さ
せ、スタートストップ時間測定器６はスタートエッジセ
レクタ３と遅延線８の出力を入力して時間を測定する。
レジスタ５はスタートエッジセレクタ３とストップエッ
ジセレクタ４のセレクト情報を設定し、ＲＡＭ９はレジ
スタ５の出力をアドレス入力とし、伝送ラインの組み合
わせの遅延差をデータ出力する。演算器１０は、スター
トストップ時間測定器６の出力とＲＡＭ９の出力を入力
とし、減算する。ＣＰＵ７は、レジスタ５とＲＡＭ９に
データを設定するとともに、演算出力を取り込む。
子間の時間を正確に測定する。 【構成】 スタートエッジセレクタ３は、被測定集積回
路１の任意の出力端子の出力をスタートエッジとして選
択し、ストップエッジセレクタ４は任意の出力端子の出
力をストップエッジとして選択し、遅延線８で遅延さ
せ、スタートストップ時間測定器６はスタートエッジセ
レクタ３と遅延線８の出力を入力して時間を測定する。
レジスタ５はスタートエッジセレクタ３とストップエッ
ジセレクタ４のセレクト情報を設定し、ＲＡＭ９はレジ
スタ５の出力をアドレス入力とし、伝送ラインの組み合
わせの遅延差をデータ出力する。演算器１０は、スター
トストップ時間測定器６の出力とＲＡＭ９の出力を入力
とし、減算する。ＣＰＵ７は、レジスタ５とＲＡＭ９に
データを設定するとともに、演算出力を取り込む。
Description
【０００１】
【産業上の利用分野】この発明は、例えば半導体集積回
路器試験装置などにおいて、複数の出力端子のうち任意
の端子間の出力の遅延時間を測定する時間測定回路につ
いてのものである。
路器試験装置などにおいて、複数の出力端子のうち任意
の端子間の出力の遅延時間を測定する時間測定回路につ
いてのものである。
【０００２】
【従来の技術】次に、従来技術による時間測定回路の構
成を図２に示す。図２の１は被測定集積回路（以下、Ｄ
ＵＴという。）２Ａ〜２Ｄは可変遅延線、３はスタート
エッジセレクタ、４はストップエッジセレクタ、５はレ
ジスタ、６はスタートストップ時間測定器、７はＣＰＵ
である。図２では、説明を簡単にするため、ＤＵＴ１の
出力が２つの場合について説明する。
成を図２に示す。図２の１は被測定集積回路（以下、Ｄ
ＵＴという。）２Ａ〜２Ｄは可変遅延線、３はスタート
エッジセレクタ、４はストップエッジセレクタ、５はレ
ジスタ、６はスタートストップ時間測定器、７はＣＰＵ
である。図２では、説明を簡単にするため、ＤＵＴ１の
出力が２つの場合について説明する。
【０００３】図２で、ＤＵＴ１からの出力信号１Ａは、
可変遅延線２Ａを介してスタートエッジセレクタ３に与
えられるとともに、可変遅延線２Ｃを介してストップエ
ッジセレクタ４に与えられる。また、出力信号１Ｂは同
様に可変遅延線２Ｂ・２Ｄを介してスタートエッジセレ
クタ３とストップエッジセレクタ４に与えられる。
可変遅延線２Ａを介してスタートエッジセレクタ３に与
えられるとともに、可変遅延線２Ｃを介してストップエ
ッジセレクタ４に与えられる。また、出力信号１Ｂは同
様に可変遅延線２Ｂ・２Ｄを介してスタートエッジセレ
クタ３とストップエッジセレクタ４に与えられる。
【０００４】レジスタ５は、ＣＰＵ７の指示によりスタ
ートエッジセレクタ３からスタート信号として出力信号
１Ａまたは出力信号１Ｂのいづれかを選択するととも
に、ストップエッジセレクタ４からストップ信号として
出力信号１Ａまたは出力信号１Ｂのいづれかを選択す
る。
ートエッジセレクタ３からスタート信号として出力信号
１Ａまたは出力信号１Ｂのいづれかを選択するととも
に、ストップエッジセレクタ４からストップ信号として
出力信号１Ａまたは出力信号１Ｂのいづれかを選択す
る。
【０００５】スタートストップ時間測定器６は、レジス
タ５により選択されたスタートエッジセレクタ３の出力
信号を入力するとともに、レジスタ５により選択された
ストップエッジセレクタ４の出力信号を入力し、任意の
２端子間の出力の時間間隔あるいは任意の出力端子から
出力されるクロックの時間間隔を測定する。
タ５により選択されたスタートエッジセレクタ３の出力
信号を入力するとともに、レジスタ５により選択された
ストップエッジセレクタ４の出力信号を入力し、任意の
２端子間の出力の時間間隔あるいは任意の出力端子から
出力されるクロックの時間間隔を測定する。
【０００６】次に、スタートエッジセレクタ３がスター
ト信号として出力信号１Ａを選択し、ストップエッジセ
レクタ４がストップ信号として出力信号１Ｂをそれぞれ
選択した時の、図２による構成のタイムチャートを図３
に示す。すなわち、スタート信号のパルスの前縁からス
トップ信号のパルスの前縁までの時間をスタートストッ
プ時間測定器により測定する。測定値は、ＣＰＵ７から
データバス等を介して図示を省略した表示器に送られ
る。
ト信号として出力信号１Ａを選択し、ストップエッジセ
レクタ４がストップ信号として出力信号１Ｂをそれぞれ
選択した時の、図２による構成のタイムチャートを図３
に示す。すなわち、スタート信号のパルスの前縁からス
トップ信号のパルスの前縁までの時間をスタートストッ
プ時間測定器により測定する。測定値は、ＣＰＵ７から
データバス等を介して図示を省略した表示器に送られ
る。
【０００７】図３のアはＤＵＴ１の出力信号１Ａの波形
であり、図３のイはＤＵＴ１の出力信号１Ｂの波形であ
る。図３ア・イで、遅延時間はＴである。図３のウはス
タートエッジセレクタ３の出力波形であり、図３アの波
形が遅延して出力されている。図３のエはストップエッ
ジセレクタ４の出力波形であり、図３イの波形が遅延し
て出力されている。図３ウ・エで、遅延時間はやはりＴ
である。
であり、図３のイはＤＵＴ１の出力信号１Ｂの波形であ
る。図３ア・イで、遅延時間はＴである。図３のウはス
タートエッジセレクタ３の出力波形であり、図３アの波
形が遅延して出力されている。図３のエはストップエッ
ジセレクタ４の出力波形であり、図３イの波形が遅延し
て出力されている。図３ウ・エで、遅延時間はやはりＴ
である。
【０００８】図２の構成で、ＤＵＴ１からの出力信号１
Ａ・１Ｂは、スタートストップ時間測定器６で測定する
までに同軸ケーブル１１Ａ・１１Ｂやスタートエッジセ
レクタ３あるいはストップエッジセレクタ４を経由する
ため、遅延誤差が０．５ｎｓ〜２ｎｓ程度あるため、測
定誤差が生じてしまう。そのため、出力信号１Ａのパル
スの発生時間、出力信号１Ａから出力信号１Ｂの遅延時
間、出力信号１Ｂから出力信号１Ａの遅延時間および出
力信号１Ｂのパルスの発生時間をそれぞれ高精度に測定
するためには、可変遅延線２Ａ〜２Ｄを調整し、それぞ
れの遅延誤差を吸収させる必要がある。
Ａ・１Ｂは、スタートストップ時間測定器６で測定する
までに同軸ケーブル１１Ａ・１１Ｂやスタートエッジセ
レクタ３あるいはストップエッジセレクタ４を経由する
ため、遅延誤差が０．５ｎｓ〜２ｎｓ程度あるため、測
定誤差が生じてしまう。そのため、出力信号１Ａのパル
スの発生時間、出力信号１Ａから出力信号１Ｂの遅延時
間、出力信号１Ｂから出力信号１Ａの遅延時間および出
力信号１Ｂのパルスの発生時間をそれぞれ高精度に測定
するためには、可変遅延線２Ａ〜２Ｄを調整し、それぞ
れの遅延誤差を吸収させる必要がある。
【０００９】
【発明が解決しようとする課題】図２の構成では、ＤＵ
Ｔ１が多数の出力端子を持つ場合、任意の出力端子間の
信号発生時間を測定するために、出力端子ごとに可変遅
延線を用いなければならず、その実装場所を広く取らね
ばならず、また、調整が煩雑である。高精度で時間を測
定するためには、可変遅延線自体も高分解能が必要とな
る。さらにＤＵＴ１の出力周波数が５０ＭＨｚ〜１００
ＭＨｚになると、高周波に対応した高度な可変遅延線の
技術が必要となる。この発明は可変遅延線を用いず、Ｄ
ＵＴの任意の出力端子間の時間を正確に測定することを
目的とする。
Ｔ１が多数の出力端子を持つ場合、任意の出力端子間の
信号発生時間を測定するために、出力端子ごとに可変遅
延線を用いなければならず、その実装場所を広く取らね
ばならず、また、調整が煩雑である。高精度で時間を測
定するためには、可変遅延線自体も高分解能が必要とな
る。さらにＤＵＴ１の出力周波数が５０ＭＨｚ〜１００
ＭＨｚになると、高周波に対応した高度な可変遅延線の
技術が必要となる。この発明は可変遅延線を用いず、Ｄ
ＵＴの任意の出力端子間の時間を正確に測定することを
目的とする。
【００１０】
【課題を解決するための手段】この目的を達成するた
め、この発明では、被測定集積回路１の各出力端子間の
遅延時間を測定する時間測定回路において、被測定集積
回路１の出力を入力とし、任意の出力端子の出力をスタ
ートエッジとして選択するスタートエッジセレクタ３
と、被測定集積回路１の出力を入力とし、任意の出力端
子の出力をストップエッジとして選択するストップエッ
ジセレクタ４と、ストップエッジセレクタ４の出力を入
力とし、遅延する遅延線８と、スタートエッジセレクタ
３の出力と遅延線８の出力を入力とし、時間を測定する
スタートストップ時間測定器６と、スタートエッジセレ
クタ３とストップエッジセレクタ４のセレクト情報を設
定するレジスタ５と、レジスタ５の出力をアドレス入力
とし、伝送ラインの組み合わせの遅延差をデータ出力す
るＲＡＭ９と、スタートストップ時間測定器６の出力と
ＲＡＭ９の出力を入力とし、減算する演算器１０と、レ
ジスタ５とＲＡＭ９にデータを設定するとともに、演算
出力を取り込むＣＰＵ７を備える。
め、この発明では、被測定集積回路１の各出力端子間の
遅延時間を測定する時間測定回路において、被測定集積
回路１の出力を入力とし、任意の出力端子の出力をスタ
ートエッジとして選択するスタートエッジセレクタ３
と、被測定集積回路１の出力を入力とし、任意の出力端
子の出力をストップエッジとして選択するストップエッ
ジセレクタ４と、ストップエッジセレクタ４の出力を入
力とし、遅延する遅延線８と、スタートエッジセレクタ
３の出力と遅延線８の出力を入力とし、時間を測定する
スタートストップ時間測定器６と、スタートエッジセレ
クタ３とストップエッジセレクタ４のセレクト情報を設
定するレジスタ５と、レジスタ５の出力をアドレス入力
とし、伝送ラインの組み合わせの遅延差をデータ出力す
るＲＡＭ９と、スタートストップ時間測定器６の出力と
ＲＡＭ９の出力を入力とし、減算する演算器１０と、レ
ジスタ５とＲＡＭ９にデータを設定するとともに、演算
出力を取り込むＣＰＵ７を備える。
【００１１】
【作用】次に、この発明による時間測定回路の構成を図
１に示す。図１の８は遅延線、９はＲＡＭ、１０は演算
器であり、他は図２と同じである。すなわち、図１の構
成は、可変遅延線２Ａ〜２Ｄのかわりに遅延線８を設
け、レジスタ５の出力を入力とするＲＡＭ９およびＲＡ
Ｍ９の出力とスタートストップ時間測定器６の出力を入
力として演算する演算器１０を追加したものである。図
１は、図２と同様に説明を簡単にするため、ＤＵＴ１の
出力が２つの場合について説明している。
１に示す。図１の８は遅延線、９はＲＡＭ、１０は演算
器であり、他は図２と同じである。すなわち、図１の構
成は、可変遅延線２Ａ〜２Ｄのかわりに遅延線８を設
け、レジスタ５の出力を入力とするＲＡＭ９およびＲＡ
Ｍ９の出力とスタートストップ時間測定器６の出力を入
力として演算する演算器１０を追加したものである。図
１は、図２と同様に説明を簡単にするため、ＤＵＴ１の
出力が２つの場合について説明している。
【００１２】図１で、ＤＵＴ１からの出力信号１Ａは同
軸ケーブル１１Ａを経由してスタートエッジセレクタ３
とストップエッジセレクタ４に入力する。ＤＵＴ１から
の出力信号１Ｂも、同軸ケーブル１１Ｂを経由して同様
に入力する。スタートエッジセレクタ３は、ＣＰＵ７に
よりレジスタ５に設定された出力信号を選択して出力
し、スタートストップ時間測定器６に入力する。ストッ
プエッジセレクタ４は、ＣＰＵ７によりレジスタ５に設
定された出力信号を選択し、遅延線８により遅延され、
スタートストップ時間測定器６に入力する。
軸ケーブル１１Ａを経由してスタートエッジセレクタ３
とストップエッジセレクタ４に入力する。ＤＵＴ１から
の出力信号１Ｂも、同軸ケーブル１１Ｂを経由して同様
に入力する。スタートエッジセレクタ３は、ＣＰＵ７に
よりレジスタ５に設定された出力信号を選択して出力
し、スタートストップ時間測定器６に入力する。ストッ
プエッジセレクタ４は、ＣＰＵ７によりレジスタ５に設
定された出力信号を選択し、遅延線８により遅延され、
スタートストップ時間測定器６に入力する。
【００１３】スタートストップ時間測定器６は、スター
トエッジセレクタ３の出力信号のパルスの立ち上がりか
らストップエッジセレクタ４の出力信号のパルスの立ち
上がりまでの時間を測定する。この時、測定時間は遅延
線８の遅延量だけ余分に測定される。スタートストップ
時間測定器６の出力は演算器１０に入力する。
トエッジセレクタ３の出力信号のパルスの立ち上がりか
らストップエッジセレクタ４の出力信号のパルスの立ち
上がりまでの時間を測定する。この時、測定時間は遅延
線８の遅延量だけ余分に測定される。スタートストップ
時間測定器６の出力は演算器１０に入力する。
【００１４】一方、レジスタ５の出力は、スタートエッ
ジセレクタ３とストップエッジセレクタ４に入力すると
同時に、ＲＡＭ９のアドレス入力となる。ＲＡＭ９は、
あらかじめレジスタ５の設定内容に応じて、遅延誤差デ
ータが格納される。
ジセレクタ３とストップエッジセレクタ４に入力すると
同時に、ＲＡＭ９のアドレス入力となる。ＲＡＭ９は、
あらかじめレジスタ５の設定内容に応じて、遅延誤差デ
ータが格納される。
【００１５】ＲＡＭ９の出力は演算器１０に入力し、演
算器１０はスタートストップ時間測定器６の出力からＲ
ＡＭ９の出力分を減算した値を測定値としてＣＰＵ７に
出力する。
算器１０はスタートストップ時間測定器６の出力からＲ
ＡＭ９の出力分を減算した値を測定値としてＣＰＵ７に
出力する。
【００１６】
【実施例】ＣＰＵ７は、スタートエッジセレクタ３とス
トップエッジセレクタ４に入力したＤＵＴ１の出力信号
のうち、スタートストップ時間測定器６に入力する任意
の出力信号をレジスタ５に設定する。
トップエッジセレクタ４に入力したＤＵＴ１の出力信号
のうち、スタートストップ時間測定器６に入力する任意
の出力信号をレジスタ５に設定する。
【００１７】レジスタ５の指示により、スタートエッジ
セレクタ３とストップエッジセレクタ４は任意の出力信
号を選択する。図３では、スタートエッジセレクタ３は
ＤＵＴ１の出力信号１Ａを選択し、ストップエッジセレ
クタ４はＤＵＴ１の出力信号１Ｂを選択する。
セレクタ３とストップエッジセレクタ４は任意の出力信
号を選択する。図３では、スタートエッジセレクタ３は
ＤＵＴ１の出力信号１Ａを選択し、ストップエッジセレ
クタ４はＤＵＴ１の出力信号１Ｂを選択する。
【００１８】次に、スタートエッジセレクタ３がスター
ト信号として出力信号１Ａを選択し、ストップエッジセ
レクタ４がストップ信号として出力信号１Ｂをそれぞれ
選択した時の、図１の構成によるタイムチャートを図３
に示す。図３のア〜エは図２の構成によるタイムチャー
トの説明と同じなので、省略する。図３のオは遅延線８
の出力波形であり、図３エの波形を遅延した波形であ
る。図３では、例として１０ｎｓの遅延量を持たせてい
る。
ト信号として出力信号１Ａを選択し、ストップエッジセ
レクタ４がストップ信号として出力信号１Ｂをそれぞれ
選択した時の、図１の構成によるタイムチャートを図３
に示す。図３のア〜エは図２の構成によるタイムチャー
トの説明と同じなので、省略する。図３のオは遅延線８
の出力波形であり、図３エの波形を遅延した波形であ
る。図３では、例として１０ｎｓの遅延量を持たせてい
る。
【００１９】スタートストップ時間測定器６は、スター
トエッジセレクタ３の出力のパルスの立ち上がりと遅延
線８の出力のパルスの立ち上がりの時間間隔を測定す
る。図３ではＴ＋１０ｎｓを測定する。レジスタ５の出
力はＲＡＭ９のアドレス端子にも接続される。
トエッジセレクタ３の出力のパルスの立ち上がりと遅延
線８の出力のパルスの立ち上がりの時間間隔を測定す
る。図３ではＴ＋１０ｎｓを測定する。レジスタ５の出
力はＲＡＭ９のアドレス端子にも接続される。
【００２０】次に、ＲＡＭ９に格納された遅延誤差デー
タの例を図４に示す。図４で、アドレス０にはＤＵＴ１
の出力信号１Ａがスタートエッジ入力としてスタートス
トップ時間測定器６に与えるまでの遅延時間とＤＵＴ１
の出力Ａがストップエッジとしてスタートストップ時間
測定器６に与えるまでの遅延時間の差がデータとして格
納されている。この場合１０ｎｓである。
タの例を図４に示す。図４で、アドレス０にはＤＵＴ１
の出力信号１Ａがスタートエッジ入力としてスタートス
トップ時間測定器６に与えるまでの遅延時間とＤＵＴ１
の出力Ａがストップエッジとしてスタートストップ時間
測定器６に与えるまでの遅延時間の差がデータとして格
納されている。この場合１０ｎｓである。
【００２１】同様にアドレス１・２・３には、それぞれ
の組合せの遅延時間の差が格納される。スタートストッ
プ時間測定器６の出力は、演算器１０によりＲＡＭ９の
データと引き算されＣＰＵ７で読み取り、表示される図
３の場合では、アドレス１の９ｎｓがＲＡＭ９から出力
されＴ＋１０ｎｓ−９ｎｓ＝Ｔ＋１ｎｓとして演算され
る。
の組合せの遅延時間の差が格納される。スタートストッ
プ時間測定器６の出力は、演算器１０によりＲＡＭ９の
データと引き算されＣＰＵ７で読み取り、表示される図
３の場合では、アドレス１の９ｎｓがＲＡＭ９から出力
されＴ＋１０ｎｓ−９ｎｓ＝Ｔ＋１ｎｓとして演算され
る。
【００２２】この時間１ｎｓは、スタートエッジの伝送
遅延時間よりストップエッジの伝送遅延時間の方が１ｎ
ｓ早いことを意味する。遅延線８はＤＵＴ１の出力が伝
送ラインの遅延誤差を持っていても必ずスタートエッジ
からストップエッジを測定するためのオフセット分をも
たせるためのものである。
遅延時間よりストップエッジの伝送遅延時間の方が１ｎ
ｓ早いことを意味する。遅延線８はＤＵＴ１の出力が伝
送ラインの遅延誤差を持っていても必ずスタートエッジ
からストップエッジを測定するためのオフセット分をも
たせるためのものである。
【００２３】
【発明の効果】この発明によれば、スタートエッジの伝
送遅延時間とストップエッジの伝送遅延時間の差のデー
タをＲＡＭ９に格納し、レジスタの出力をアドレス出力
としているので、高精度の可変遅延線を用いる必要な
く、各伝送ラインの遅延時間の補正を測定値に対して行
うことができ、正確な遅延時間測定を行うことができ
る。
送遅延時間とストップエッジの伝送遅延時間の差のデー
タをＲＡＭ９に格納し、レジスタの出力をアドレス出力
としているので、高精度の可変遅延線を用いる必要な
く、各伝送ラインの遅延時間の補正を測定値に対して行
うことができ、正確な遅延時間測定を行うことができ
る。
【図１】この発明による時間測定回路の構成図である。
【図２】従来技術のよる時間測定回路の構成図である。
【図３】図１と図２の動作を説明するタイムチャートで
ある。
ある。
【図４】ＲＡＭ９に格納された遅延誤差データの例であ
る。
る。
１ ＤＵＴ ２Ａ〜２Ｄ 可変遅延線 ３ スタートエッジセレクタ ４ ストップエッジセレクタ ５ レジスタ ６ スタートストップ時間測定器 ７ ＣＰＵ ８ 遅延線 ９ ＲＡＭ １０ 演算器 １１Ａ・１１Ｂ 同軸ケーブル
Claims (1)
- 【請求項１】 被測定集積回路(1) の各出力端子間の遅
延時間を測定する時間測定回路において、 被測定集積回路(1) の出力を入力とし、任意の出力端子
の出力をスタートエッジとして選択するスタートエッジ
セレクタ３と、 被測定集積回路(1) の出力を入力とし、任意の出力端子
の出力をストップエッジとして選択するストップエッジ
セレクタ４とストップエッジセレクタ４の出力を入力と
し、遅延する遅延線８と、 スタートエッジセレクタ３の出力と遅延線８の出力を入
力とし、時間を測定するスタートストップ時間測定器６
と、 スタートエッジセレクタ３とストップエッジセレクタ４
のセレクト情報を設定するレジスタ５と、 レジスタ５の出力をアドレス入力とし、伝送ラインの組
み合わせの遅延差をデータ出力するＲＡＭ９と、 スタートストップ時間測定器６の出力とＲＡＭ９の出力
を入力とし、減算する演算器１０と、 レジスタ５とＲＡＭ９にデータを設定するとともに、演
算出力を取り込むＣＰＵ７を備えることを特徴とする時
間測定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5268433A JPH07104030A (ja) | 1993-09-30 | 1993-09-30 | 時間測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5268433A JPH07104030A (ja) | 1993-09-30 | 1993-09-30 | 時間測定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07104030A true JPH07104030A (ja) | 1995-04-21 |
Family
ID=17458429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5268433A Pending JPH07104030A (ja) | 1993-09-30 | 1993-09-30 | 時間測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104030A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG80677A1 (en) * | 1999-04-08 | 2001-05-22 | Advantest Corp | Branch transmission line, driver circuit, and semiconductor test system using the same |
-
1993
- 1993-09-30 JP JP5268433A patent/JPH07104030A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG80677A1 (en) * | 1999-04-08 | 2001-05-22 | Advantest Corp | Branch transmission line, driver circuit, and semiconductor test system using the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6105157A (en) | Salphasic timing calibration system for an integrated circuit tester | |
| US6931338B2 (en) | System for providing a calibrated path for multi-signal cables in testing of integrated circuits | |
| US6784819B2 (en) | Measuring skew between digitizer channels using fourier transform | |
| JP2760284B2 (ja) | 半導体集積回路装置 | |
| JPH08146099A (ja) | 半導体ｉｃ試験装置のタイミングエッジ生成回路 | |
| JP2002139553A (ja) | 電子回路素子の端部位置特定およびジッタの測定装置 | |
| JPH07104030A (ja) | 時間測定回路 | |
| US4578666A (en) | Method of comparing data with asynchronous timebases | |
| JPS6067869A (ja) | タイミング信号発生器 | |
| JP2598541Y2 (ja) | 半導体試験装置用タイミング発生器 | |
| JP2001051021A (ja) | Ｉｃテスタ | |
| JP2944307B2 (ja) | Ａ／ｄコンバータの非直線性の検査方法 | |
| US4999573A (en) | Method and apparatus for measurement gate display | |
| JPH06249921A (ja) | ミックスドシグナルｉｃテスタ | |
| CN116125157A (zh) | 信号线缆延时测量系统 | |
| JPH0566236A (ja) | スキユー検出回路 | |
| JP3508823B2 (ja) | Ｉｃテスタ | |
| JPH09325174A (ja) | 半導体検査装置 | |
| JPS62207978A (ja) | テストシステム自己診断装置 | |
| JPH02285600A (ja) | 半導体メモリ装置 | |
| JPH0688862A (ja) | 半導体集積回路装置、その試験装置及びその試験方法 | |
| JPH0476475A (ja) | 論理回路試験装置 | |
| JPH0133784B2 (ja) | ||
| JPH0434703B2 (ja) | ||
| JPH0510990A (ja) | 周波数測定方法とその装置並びに半導体テスタ |