JPH0133784B2 - - Google Patents
Info
- Publication number
- JPH0133784B2 JPH0133784B2 JP58087897A JP8789783A JPH0133784B2 JP H0133784 B2 JPH0133784 B2 JP H0133784B2 JP 58087897 A JP58087897 A JP 58087897A JP 8789783 A JP8789783 A JP 8789783A JP H0133784 B2 JPH0133784 B2 JP H0133784B2
- Authority
- JP
- Japan
- Prior art keywords
- logic
- circuit
- ram
- input
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000004364 calculation method Methods 0.000 claims description 11
- 238000012360 testing method Methods 0.000 description 19
- 238000013500 data storage Methods 0.000 description 10
- 239000000523 sample Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000004044 response Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000005259 measurement Methods 0.000 description 3
- 230000010363 phase shift Effects 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 2
- 101100112085 Arabidopsis thaliana CRT3 gene Proteins 0.000 description 1
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 101100141330 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RNR4 gene Proteins 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/25—Testing of logic operation, e.g. by logic analysers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
発明の利用分野
本発明はロジツク・アナライザ、特にパターン
発生器としても使用できるロジツク・アナライザ
に関する。
発生器としても使用できるロジツク・アナライザ
に関する。
発明の背景
最近、マイクロプロセツサ技術及びコンピユー
タ技術の進歩に伴い、種々の電子機器において、
ロジツク信号処理技術が一般化してきた。ロジツ
ク技術を用いた電子機器の開発、調整及び故障修
理のための測定器として、オシロスコープ、ロジ
ツクプローブ及びロジツク・アナライザ等がある
が、特に、ロジツク・アナライザは、ロジツク技
術を用いた電子機器の測定器として最適である。
即ち、ロジツク・アナライザは、複数チヤンネル
の入力ロジツク信号（データ）をランダム・アク
セス・メモリ（RAM）等の記憶手段に記憶した
後、この記憶手段に記憶されたデータを陰極線管
（CRT）等の表示手段に表示するので、トリガ信
号発生以前のデータを測定できるからである。
タ技術の進歩に伴い、種々の電子機器において、
ロジツク信号処理技術が一般化してきた。ロジツ
ク技術を用いた電子機器の開発、調整及び故障修
理のための測定器として、オシロスコープ、ロジ
ツクプローブ及びロジツク・アナライザ等がある
が、特に、ロジツク・アナライザは、ロジツク技
術を用いた電子機器の測定器として最適である。
即ち、ロジツク・アナライザは、複数チヤンネル
の入力ロジツク信号（データ）をランダム・アク
セス・メモリ（RAM）等の記憶手段に記憶した
後、この記憶手段に記憶されたデータを陰極線管
（CRT）等の表示手段に表示するので、トリガ信
号発生以前のデータを測定できるからである。
このように、ロジツク・アナライザはロジツク
信号の測定器として最適であるが、従来のロジツ
ク・アナライザは、単に、被測定回路（或いは被
測定装置）の各測定点の信号を観測するだけであ
り、被測定回路からのロジツク信号に応じたパタ
ーン・データを発生することができなかつた。な
お、ロジツク・アナライザとパターン発生器を単
に組合せた測定器が提案されているが、この測定
器のパターン発生器はキーボード等により設定さ
れたパターン・データ（デジタル信号）を発生す
るものであり、ロジツク・アナライザが入力した
ロジツク信号に応じたデータを発生するものでは
なかつた。よつて、被測定回路に応じたパター
ン・データを効率よく発生することが、従来はで
きなかつた。
信号の測定器として最適であるが、従来のロジツ
ク・アナライザは、単に、被測定回路（或いは被
測定装置）の各測定点の信号を観測するだけであ
り、被測定回路からのロジツク信号に応じたパタ
ーン・データを発生することができなかつた。な
お、ロジツク・アナライザとパターン発生器を単
に組合せた測定器が提案されているが、この測定
器のパターン発生器はキーボード等により設定さ
れたパターン・データ（デジタル信号）を発生す
るものであり、ロジツク・アナライザが入力した
ロジツク信号に応じたデータを発生するものでは
なかつた。よつて、被測定回路に応じたパター
ン・データを効率よく発生することが、従来はで
きなかつた。
発明の目的
したがつて本発明の目的は、入力したロジツク
信号に応じたパターン・データを発生するパター
ン発生機能を有するロジツク・アナライザの提供
にある。
信号に応じたパターン・データを発生するパター
ン発生機能を有するロジツク・アナライザの提供
にある。
発明の概要
本発明のロジツク・アナライザは、記憶手段
と、この記憶手段の記憶内容を表示する表示手段
とを有し、記憶手段には入力ロジツク信号又はこ
の入力ロジツク信号の演算結果を記憶し、緩衝手
段を介して記憶手段の記憶内容をパターン・デー
タとして出力する。
と、この記憶手段の記憶内容を表示する表示手段
とを有し、記憶手段には入力ロジツク信号又はこ
の入力ロジツク信号の演算結果を記憶し、緩衝手
段を介して記憶手段の記憶内容をパターン・デー
タとして出力する。
発明の実施例
以下、添付図を参照して本発明の好適な実施例
について説明する。
について説明する。
第１図は本発明に係るロジツク・アナライザの
好適な実施例のブロツク図である。第１図に示し
たロジツク・アナライザには、４個のプローブ１
０Ａ〜１０Ｄが接続されている。夫々のプローブ
は８個のチツプを有し、夫々８チヤンネルの入力
ロジツク信号を受けることができる。プローブ１
０Ａ〜１０Ｄからのロジツク信号は比較器１２に
供給される。比較器１２は、入力ロジツク信号の
レベルを、第１図の各ブロツクに適したロジツク
レベル（例えば、TTL（トランジスタ・トランジ
スタ・レベル））に変換し、可変遅延手段６０を
介して高速RAM等で構成されたデータ用記憶回
路１４、並びにトリガ回路１６（ワード・リコグ
ナイザ及びカウンタを含む）に供給する。データ
用記憶回路１４、トリガ回路１６は、バス２０
（データ、アドレス及び制御バスを含む）に接続
している。スタート／ストツプ制御回路２２は、
バス２０からの命令信号により、データ用記憶回
路１４の記憶動作即ち入力データ取込みを開始さ
せ、更に、トリガ回路１６からの出力に応じてデ
ータ用記憶回路１４の記憶動作を停止させる。中
央処理装置（CPU）２４は、例えば市販のZ80A
型マイクロプロセツサであり、論理演算手段及び
回路動作の処理手段として動作する。リード・オ
ンリ・メモリ（ROM）２６は、CPU２４の処理
手順を記憶するフアームウエア用の記憶回路であ
り、RAM２８は、CPU２４の一時記憶回路とし
て動作すると共に表示RAM領域も含む記憶回路
である。ROM２６及びRAM２８もバス２０に
接続している。キーボード３０は、複数のキーを
有し、カーソルの制御、制御信号及びデータ（論
理演算情報及びスキユー情報等）の入力等に利用
される入力手段であり、同様にバス２０に接続し
ている。バス２０に接続した表示制御回路３２
は、水平同期信号、垂直同期信号、及びRAM２
８の表示RAM領域のデータに基づいて輝度信号
を出力し、表示手段であるラスタ走査型CRT３
４にデータ等を表示する。クロツクパルス発生器
３６は、バス２０からの命令信号に応じた周波数
のクロツクパルスをデータ用記憶回路１４、トリ
ガ回路１６等に供給する。尚、CPU２４、ROM
２６、RAM２８、キーボード３０のクロツク周
波数は、例えば4MHz（CPU２４がZ80Aの場合）
で固定である。バス２０に接続した緩衝手段６２
からは、後述するパターン・データを出力する。
好適な実施例のブロツク図である。第１図に示し
たロジツク・アナライザには、４個のプローブ１
０Ａ〜１０Ｄが接続されている。夫々のプローブ
は８個のチツプを有し、夫々８チヤンネルの入力
ロジツク信号を受けることができる。プローブ１
０Ａ〜１０Ｄからのロジツク信号は比較器１２に
供給される。比較器１２は、入力ロジツク信号の
レベルを、第１図の各ブロツクに適したロジツク
レベル（例えば、TTL（トランジスタ・トランジ
スタ・レベル））に変換し、可変遅延手段６０を
介して高速RAM等で構成されたデータ用記憶回
路１４、並びにトリガ回路１６（ワード・リコグ
ナイザ及びカウンタを含む）に供給する。データ
用記憶回路１４、トリガ回路１６は、バス２０
（データ、アドレス及び制御バスを含む）に接続
している。スタート／ストツプ制御回路２２は、
バス２０からの命令信号により、データ用記憶回
路１４の記憶動作即ち入力データ取込みを開始さ
せ、更に、トリガ回路１６からの出力に応じてデ
ータ用記憶回路１４の記憶動作を停止させる。中
央処理装置（CPU）２４は、例えば市販のZ80A
型マイクロプロセツサであり、論理演算手段及び
回路動作の処理手段として動作する。リード・オ
ンリ・メモリ（ROM）２６は、CPU２４の処理
手順を記憶するフアームウエア用の記憶回路であ
り、RAM２８は、CPU２４の一時記憶回路とし
て動作すると共に表示RAM領域も含む記憶回路
である。ROM２６及びRAM２８もバス２０に
接続している。キーボード３０は、複数のキーを
有し、カーソルの制御、制御信号及びデータ（論
理演算情報及びスキユー情報等）の入力等に利用
される入力手段であり、同様にバス２０に接続し
ている。バス２０に接続した表示制御回路３２
は、水平同期信号、垂直同期信号、及びRAM２
８の表示RAM領域のデータに基づいて輝度信号
を出力し、表示手段であるラスタ走査型CRT３
４にデータ等を表示する。クロツクパルス発生器
３６は、バス２０からの命令信号に応じた周波数
のクロツクパルスをデータ用記憶回路１４、トリ
ガ回路１６等に供給する。尚、CPU２４、ROM
２６、RAM２８、キーボード３０のクロツク周
波数は、例えば4MHz（CPU２４がZ80Aの場合）
で固定である。バス２０に接続した緩衝手段６２
からは、後述するパターン・データを出力する。
次に、本発明によるロジツク信号の測定及び演
算について説明する。先ず、オペレータはプロー
ブ１０Ａ〜１０Ｄの内適当なプローブを１個選択
し、プローブの７個のチツプの内６個を第２図に
示した被測定回路の入力端子１〜６に、残りの１
個のチツプを出力端子７に夫々接続済であり、７
個のチツプと被測定回路の各端子１〜７の接続関
係は既にキーボード３０から入力してあると仮定
する。尚、説明を簡単にするため、以下、第２図
の端子１〜７は、夫々プローブ１０Ａのチツプ１
〜７に接続されるものとする。次に、ロジツク信
号の測定及び演算のステツプ番号を振り、順を追
つて説明する。
算について説明する。先ず、オペレータはプロー
ブ１０Ａ〜１０Ｄの内適当なプローブを１個選択
し、プローブの７個のチツプの内６個を第２図に
示した被測定回路の入力端子１〜６に、残りの１
個のチツプを出力端子７に夫々接続済であり、７
個のチツプと被測定回路の各端子１〜７の接続関
係は既にキーボード３０から入力してあると仮定
する。尚、説明を簡単にするため、以下、第２図
の端子１〜７は、夫々プローブ１０Ａのチツプ１
〜７に接続されるものとする。次に、ロジツク信
号の測定及び演算のステツプ番号を振り、順を追
つて説明する。
(1) オペレータが、キーボード３０から入力デー
タの取込を指示すると、スタート／ストツプ制
御回路２２は、CPU２４からの命令信号に基
づき、取込開始命令信号をデータ用記憶回路１
４に出力する。
タの取込を指示すると、スタート／ストツプ制
御回路２２は、CPU２４からの命令信号に基
づき、取込開始命令信号をデータ用記憶回路１
４に出力する。
(2) データ用記憶回路１４は、この取込開始信号
に応じ、指定されたプローブのチツプからの入
力データを、比較器１２を介して時系列に取り
込み、順次所定の記憶領域に記憶する。
に応じ、指定されたプローブのチツプからの入
力データを、比較器１２を介して時系列に取り
込み、順次所定の記憶領域に記憶する。
(3) トリガ回路１６が、入力データからトリガ・
ワードを検出し、その後所定数のクロツク信号
を計数すると、トリガ回路１６はスタート／ス
トツプ制御回路２２に信号を出力する。
ワードを検出し、その後所定数のクロツク信号
を計数すると、トリガ回路１６はスタート／ス
トツプ制御回路２２に信号を出力する。
(4) スタート／ストツプ制御回路２２は、トリガ
回路１６からの出力信号に応じ、取込停止信号
をデータ用記憶回路１４に印加し、データ用記
憶回路１４の入力データ取込みを停止させる。
回路１６からの出力信号に応じ、取込停止信号
をデータ用記憶回路１４に印加し、データ用記
憶回路１４の入力データ取込みを停止させる。
(5) キーボード３０から、データ用記憶回路１４
に取り込んだデータの表示を指示する。
に取り込んだデータの表示を指示する。
(6) CPU２４は、データ用記憶回路１４に記憶
されているデータを、RAM２８のCPU・
RAMの第１領域（第１記憶手段）に転送して
記憶し、次に、表示内容をフオント情報（例え
ば、コード信号）としてRAM２８の表示領域
に記憶し、表示RAMの内容をCRT３４に表示
する。（RAM２８の各領域を第４図に示す。） (7) キーボード３０から第２図に示した論理回路
の論理演算式を入力し、RAM２８のCPU・
RAMの演算式領域に記憶する。
されているデータを、RAM２８のCPU・
RAMの第１領域（第１記憶手段）に転送して
記憶し、次に、表示内容をフオント情報（例え
ば、コード信号）としてRAM２８の表示領域
に記憶し、表示RAMの内容をCRT３４に表示
する。（RAM２８の各領域を第４図に示す。） (7) キーボード３０から第２図に示した論理回路
の論理演算式を入力し、RAM２８のCPU・
RAMの演算式領域に記憶する。
(8) CPU２４は、RAM２８のCPU・RAMに記
憶されている演算式を構文解析し、その解析結
果に応じてRAM２８のCPU・RAMの第１領
域からデータを取り出し、ROM２６に記憶さ
れている論理演算のサブルーチンにより演算を
行い、その結果をRAM２８のCPU・RAMの
第２領域（第２記憶手段）に記憶する。尚、途
中結果は、CPU２４の一時記憶用の記憶回路
に記憶する。
憶されている演算式を構文解析し、その解析結
果に応じてRAM２８のCPU・RAMの第１領
域からデータを取り出し、ROM２６に記憶さ
れている論理演算のサブルーチンにより演算を
行い、その結果をRAM２８のCPU・RAMの
第２領域（第２記憶手段）に記憶する。尚、途
中結果は、CPU２４の一時記憶用の記憶回路
に記憶する。
(9) 入力された論理演算式及びRAM２８の第２
領域のデータをフオント情報としてRAM２８
の表示RAMに記憶し、この表示RAMの内容
をCRT３４に表示する。
領域のデータをフオント情報としてRAM２８
の表示RAMに記憶し、この表示RAMの内容
をCRT３４に表示する。
例えば、第２図に示した被測定回路の論理演算
式は、 （（1Λ2）↑６）Ｖ（（3Λ4）↓５） で表わされる。ここで、数字１〜６は第２図の被
測定回路の入力端子１〜６に入力される信号を示
し、Λは論理積、Ｖは論理和を示し、↑はＤフリ
ツプ・フロツプ４２がクロツクパルスの立上りで
データ端に入力された信号をラツチ（取り込んで
保持）することを示し、↓はＤフリツプ・フロツ
プ４６がクロツクパルスの立下りでデータ端に入
力された信号をラツチすることを示す。即ち、上
記の論理演算式は、入力端子１と２に印加された
ロジツク信号の論理積出力の立上りで入力端子６
の信号をラツチしたものと、入力端子３と４に印
加された信号の論理積出力の立下りで入力端子５
の信号をラツチしたものとの論理和を表わす。
式は、 （（1Λ2）↑６）Ｖ（（3Λ4）↓５） で表わされる。ここで、数字１〜６は第２図の被
測定回路の入力端子１〜６に入力される信号を示
し、Λは論理積、Ｖは論理和を示し、↑はＤフリ
ツプ・フロツプ４２がクロツクパルスの立上りで
データ端に入力された信号をラツチ（取り込んで
保持）することを示し、↓はＤフリツプ・フロツ
プ４６がクロツクパルスの立下りでデータ端に入
力された信号をラツチすることを示す。即ち、上
記の論理演算式は、入力端子１と２に印加された
ロジツク信号の論理積出力の立上りで入力端子６
の信号をラツチしたものと、入力端子３と４に印
加された信号の論理積出力の立下りで入力端子５
の信号をラツチしたものとの論理和を表わす。
第３図はタイミング表示モードによる表示画面
を示す図であり、第２図の論理回路（被測定回
路）の入力及び出力信号のタイミング波形（入力
端子１〜６の波形は夫々Ａ６〜Ａ１により、また
出力端子７の波形はＡ７により示す）、第２図の
回路の論理演算式、及びこの論理演算式に基づい
て第２図の入力信号を演算して得た信号のタイミ
ング波形＊＊（即ち、第２図の被測定回路の予想
出力信号）を示している。このように、オペレー
タは、被測定回路の出力信号のタイミング波形
を、演算結果に基づくタイミング波形と簡単に比
較できるので、被測定回路の動作の正常或いは異
常を極めて簡単に判断することができる。尚、タ
イミング表示モードの代りに、ステート表示モー
ドにより表示してもよい。
を示す図であり、第２図の論理回路（被測定回
路）の入力及び出力信号のタイミング波形（入力
端子１〜６の波形は夫々Ａ６〜Ａ１により、また
出力端子７の波形はＡ７により示す）、第２図の
回路の論理演算式、及びこの論理演算式に基づい
て第２図の入力信号を演算して得た信号のタイミ
ング波形＊＊（即ち、第２図の被測定回路の予想
出力信号）を示している。このように、オペレー
タは、被測定回路の出力信号のタイミング波形
を、演算結果に基づくタイミング波形と簡単に比
較できるので、被測定回路の動作の正常或いは異
常を極めて簡単に判断することができる。尚、タ
イミング表示モードの代りに、ステート表示モー
ドにより表示してもよい。
更に、後述するように、被測定回路の動作が正
常でない場合には、本発明に係るロジツク・アナ
ライザの出力を次段の被測定回路の入力信号とし
て用いることができるので、本発明に係るロジツ
ク・アナライザは、パターン発生器としても使用
することができる。
常でない場合には、本発明に係るロジツク・アナ
ライザの出力を次段の被測定回路の入力信号とし
て用いることができるので、本発明に係るロジツ
ク・アナライザは、パターン発生器としても使用
することができる。
ところで、第２図に示した被測定回路では、Ｄ
フリツプ・フロツプ４２及び４６のクロツク端に
印加される信号は、入力端子６及び５のロジツク
信号により位相が遅れている（即ち、アンド回路
４０及び４８の入出力間に位相ずれ（所謂スキユ
ー）がある）。この位相により、たとえ被測定回
路が正常に動作していたとしても、実際の出力信
号と演算結果が異なる場合が生ずるのでこの位相
ずれを補償して演算する必要がある。
フリツプ・フロツプ４２及び４６のクロツク端に
印加される信号は、入力端子６及び５のロジツク
信号により位相が遅れている（即ち、アンド回路
４０及び４８の入出力間に位相ずれ（所謂スキユ
ー）がある）。この位相により、たとえ被測定回
路が正常に動作していたとしても、実際の出力信
号と演算結果が異なる場合が生ずるのでこの位相
ずれを補償して演算する必要がある。
このため、本発明では、ソフトウエアによるス
キユー対策と、ハードウエアによるスキユー対策
とを講じている。先ず、ソフトウエアによるスキ
ユー対策を説明する。
キユー対策と、ハードウエアによるスキユー対策
とを講じている。先ず、ソフトウエアによるスキ
ユー対策を説明する。
第４図は、本発明に係るソフトウエアによるス
キユー対策を説明するために、RAM２８の
CPU・RAMの記憶領域区分及びCPU・RAMの
第１領域の一部分を模型的に表わした図である。
第４図において、左側の0000〜0100、0101〜
FFFFはRAM２８のアドレスを示し、CPU・
RAMには、第１領域（第１記憶手段）、第２領
域（第２記憶手段）、演算式領域、フラツグ領域、
スキユー領域等がある。ソフトウエアによるスキ
ユーを行うためには、前述した本発明によるロジ
ツク信号の測定及び演算のためのステツプ(1)〜(9)
の一部分を次のように変更する必要がある。即
ち、ステツプ(7)の次に、 『（7′）キーボード３０から各チヤンネルの位
相ずれ（スキユー情報）をクロツク数で表わし
（各素子のスキユーはカタログ又は実測で得られ、
クロツク周期とクロツク数の積で表される）、そ
の値をRAM２８のCPU・RAMのスキユー領域
に記憶する。』 のステツプ(8)及び(9)を夫々次の(8)(9)に変更する。
キユー対策を説明するために、RAM２８の
CPU・RAMの記憶領域区分及びCPU・RAMの
第１領域の一部分を模型的に表わした図である。
第４図において、左側の0000〜0100、0101〜
FFFFはRAM２８のアドレスを示し、CPU・
RAMには、第１領域（第１記憶手段）、第２領
域（第２記憶手段）、演算式領域、フラツグ領域、
スキユー領域等がある。ソフトウエアによるスキ
ユーを行うためには、前述した本発明によるロジ
ツク信号の測定及び演算のためのステツプ(1)〜(9)
の一部分を次のように変更する必要がある。即
ち、ステツプ(7)の次に、 『（7′）キーボード３０から各チヤンネルの位
相ずれ（スキユー情報）をクロツク数で表わし
（各素子のスキユーはカタログ又は実測で得られ、
クロツク周期とクロツク数の積で表される）、そ
の値をRAM２８のCPU・RAMのスキユー領域
に記憶する。』 のステツプ(8)及び(9)を夫々次の(8)(9)に変更する。
『(8)CPU２４は、RAM２８のCPU・RAMに
記憶されている演算式を構文解析し、その解析結
果及びスキユー情報により、必要に応じてビツト
数（アドレス）をずらしてデータを第１領域から
読み出し、ROM２６に記憶したサブルーチンに
より演算を行い、その結果をRAM２８のCPU・
RAMの第２領域に記憶する。』 『(9)演算式、スキユー情報、及び第２領域のデ
ータをフオントとして表示RAM領域に記憶す
る。』 尚、入力信号を取り込むクロツク信号の周期
は、考慮する位相ずれ（スキユー時間）より短く
なければならない。
記憶されている演算式を構文解析し、その解析結
果及びスキユー情報により、必要に応じてビツト
数（アドレス）をずらしてデータを第１領域から
読み出し、ROM２６に記憶したサブルーチンに
より演算を行い、その結果をRAM２８のCPU・
RAMの第２領域に記憶する。』 『(9)演算式、スキユー情報、及び第２領域のデ
ータをフオントとして表示RAM領域に記憶す
る。』 尚、入力信号を取り込むクロツク信号の周期
は、考慮する位相ずれ（スキユー時間）より短く
なければならない。
ハードウエアによりスキユー対策を行なうに
は、キーボード３０からのスキユー情報により、
可変遅延手段６０が選択した入力信号を設定時間
だけ遅延させる。
は、キーボード３０からのスキユー情報により、
可変遅延手段６０が選択した入力信号を設定時間
だけ遅延させる。
緩衝手段６２は上述したように、RAM２８の
CPU・RAMの第１又は第２領域のデータを外部
に出力するために設けたものである。したがつ
て、緩衝手段６２を設けることにより、本発明に
係るロジツク・アナライザをパターン発生器とし
て利用することができる。尚、緩衝手段６２を単
なる緩衝増幅器とすれば、CPU・RAMに記憶し
たデータを、CPUクロツク（上述したように、
例えば4MHz）でしか出力できないが、緩衝手段
６２に高速記憶回路と緩衝増幅器を設ければ、
CPUクロツクでCPU・RAMからデータを転送
し、所望クロツク周波数（オペレータがキーボー
ド３０から入力する）で出力することができる。
尚、緩衝手段６２には、RAM２８のCPU・
RAMの第２領域の演算結果だけでなく、第１領
域に取り込んだデータを転送するようにしてもよ
い。
CPU・RAMの第１又は第２領域のデータを外部
に出力するために設けたものである。したがつ
て、緩衝手段６２を設けることにより、本発明に
係るロジツク・アナライザをパターン発生器とし
て利用することができる。尚、緩衝手段６２を単
なる緩衝増幅器とすれば、CPU・RAMに記憶し
たデータを、CPUクロツク（上述したように、
例えば4MHz）でしか出力できないが、緩衝手段
６２に高速記憶回路と緩衝増幅器を設ければ、
CPUクロツクでCPU・RAMからデータを転送
し、所望クロツク周波数（オペレータがキーボー
ド３０から入力する）で出力することができる。
尚、緩衝手段６２には、RAM２８のCPU・
RAMの第２領域の演算結果だけでなく、第１領
域に取り込んだデータを転送するようにしてもよ
い。
発明の効果
このように、本発明に係るロジツク・アナライ
ザは、スキユーを考慮して複数チヤンネルの入力
ロジツク信号を論理演算して、外部に出力できる
ので、ある被測定回路の動作が正常でない場合、、
ロジツク・アナライザの出力（即ち、緩衝手段６
２の出力）を次段の被測定回路に印加するパター
ン発生器として使用することができる。勿論、被
測定回路の動作の正常・異常に拘らず、所望の論
理演算式をロジツク・アナライザに記憶させ、所
定の入力信号を入力して、本発明に係るロジツ
ク・アナライザを単独のパターン発生器としても
利用することができる。更に緩衝手段６２に記憶
回路を設ければ、出力パターン・データのクロツ
ク周波数を任意にすることができ、応用範囲が広
がる。
ザは、スキユーを考慮して複数チヤンネルの入力
ロジツク信号を論理演算して、外部に出力できる
ので、ある被測定回路の動作が正常でない場合、、
ロジツク・アナライザの出力（即ち、緩衝手段６
２の出力）を次段の被測定回路に印加するパター
ン発生器として使用することができる。勿論、被
測定回路の動作の正常・異常に拘らず、所望の論
理演算式をロジツク・アナライザに記憶させ、所
定の入力信号を入力して、本発明に係るロジツ
ク・アナライザを単独のパターン発生器としても
利用することができる。更に緩衝手段６２に記憶
回路を設ければ、出力パターン・データのクロツ
ク周波数を任意にすることができ、応用範囲が広
がる。
第１図は本発明の好適な実施例のブロツク図、
第２図は本発明を説明するための被測定回路の一
具体回路図、第３図は本発明を説明するための表
示画面図、第４図は本発明を説明するための記憶
手段の記憶領域を模型的に表わした図である。 ２４：演算手段、２８：記憶手段、３０：入力
手段、３４：表示手段、６２：緩衝手段。
第２図は本発明を説明するための被測定回路の一
具体回路図、第３図は本発明を説明するための表
示画面図、第４図は本発明を説明するための記憶
手段の記憶領域を模型的に表わした図である。 ２４：演算手段、２８：記憶手段、３０：入力
手段、３４：表示手段、６２：緩衝手段。
Claims (1)
- 【特許請求の範囲】 １ 時系列に取り込んだ複数チヤンネルの入力ロ
ジツク信号を順次記憶する第１記憶手段と、 論理演算情報及びスキユー情報を入力する入力
手段と、 異なる時点に取り込んだ上記ロジツク信号を上
記スキユー情報に応じて上記第１記憶手段から選
択的に読み出し、該読み出したロジツク信号を上
記論理演算情報に応じて論理演算する演算手段
と、 該論理演算手段の演算結果を記憶する第２記憶
手段と、 該第２記憶手段に記憶された演算結果を外部に
出力する緩衝手段とを具えたロジツク・アナライ
ザ。 ２ 上記緩衝手段は、緩衝増幅器であることを特
徴とする特許請求の範囲第１項記載のロジツク・
アナライザ。 ３ 上記緩衝手段は、記憶回路を具え、上記第２
記憶手段に記憶された演算結果を上記記憶回路に
転送した後、所望クロツク周波数で上記記憶回路
の記憶内容を外部に出力することを特徴とする特
許請求の範囲第１項記載のロジツク・アナライ
ザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58087897A JPS58213257A (ja) | 1983-05-19 | 1983-05-19 | ロジツク・アナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58087897A JPS58213257A (ja) | 1983-05-19 | 1983-05-19 | ロジツク・アナライザ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP583582A Division JPS58123466A (ja) | 1982-01-18 | 1982-01-18 | ロジツク・アナライザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58213257A JPS58213257A (ja) | 1983-12-12 |
| JPH0133784B2 true JPH0133784B2 (ja) | 1989-07-14 |
Family
ID=13927678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58087897A Granted JPS58213257A (ja) | 1983-05-19 | 1983-05-19 | ロジツク・アナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58213257A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4893946B2 (ja) * | 2007-02-07 | 2012-03-07 | 横河電機株式会社 | デバイステストデータ表示装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342869A (en) * | 1976-09-30 | 1978-04-18 | Iwatsu Electric Co Ltd | Signal observing apparatus |
-
1983
- 1983-05-19 JP JP58087897A patent/JPS58213257A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342869A (en) * | 1976-09-30 | 1978-04-18 | Iwatsu Electric Co Ltd | Signal observing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58213257A (ja) | 1983-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5813864B2 (ja) | ロジツク信号観測装置 | |
| JPH09120274A (ja) | ビデオ・データにシグニチャ解析を実施する装置および方法 | |
| JPH0361908B2 (ja) | ||
| US6314536B1 (en) | Memory testing apparatus | |
| US4516119A (en) | Logic signal display apparatus | |
| KR100356725B1 (ko) | 반도체 시험 장치 | |
| JPH0361148B2 (ja) | ||
| EP0123381A1 (en) | Logic waveform display apparatus | |
| US4375635A (en) | Signal measurement apparatus | |
| JP2001324549A (ja) | テストパターンやストローブ信号の発生装置及びタイミングデータへの遅延時間の挿入方法 | |
| KR940003423B1 (ko) | 표시 메모리의 메모리 어드레스 발생장치 | |
| US5487097A (en) | Period measuring device | |
| JPH0133784B2 (ja) | ||
| US6833695B2 (en) | Simultaneous display of data gathered using multiple data gathering mechanisms | |
| JP2921291B2 (ja) | パターン信号発生器に同期したａｃ測定電圧印加回路 | |
| JPH0132952B2 (ja) | ||
| JPH0530224B2 (ja) | ||
| EP0825614B1 (en) | Arrangement and method of measuring the speed of memory unit in an integrated circuit | |
| KR100216946B1 (ko) | 전압레벨 트리거 장치 | |
| JPH0136907B2 (ja) | ||
| JPS6350668B2 (ja) | ||
| JP2815041B2 (ja) | Ｌｓｉ内部状態確認回路 | |
| JP2531437B2 (ja) | ビデオ信号検査装置 | |
| JPH0640110B2 (ja) | ロジツク・アナライザ | |
| JPH07104030A (ja) | 時間測定回路 |