JPS58123466A - ロジツク・アナライザ - Google Patents
ロジツク・アナライザInfo
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- JPS58123466A JPS58123466A JP583582A JP583582A JPS58123466A JP S58123466 A JPS58123466 A JP S58123466A JP 583582 A JP583582 A JP 583582A JP 583582 A JP583582 A JP 583582A JP S58123466 A JPS58123466 A JP S58123466A
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- JP
- Japan
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- circuit
- data
- ram
- logic
- cpu
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/25—Testing of logic operation, e.g. by logic analysers
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はロジック・アナライザ(論理分析器)、特に論
理演′X機能を有するロジック・アナライザに関する。
理演′X機能を有するロジック・アナライザに関する。
G m、マイクロプロセッサ技術及びコンピユー:”r
k j+Mの進歩に伴い、種々の電子機器において、日
ノツク4,1号処理技術が一般化してきた。ロジン:’
+) 4tを用いた゛電子機器の開発、調整及び故障
修理のための測定器として、オシロスコープ、ロジック
プローブ及びロジック・アナライザ等があるが、特に、
ロジック・アナライザは、ロジック技術を用いた電子機
器の測定器として最適である。
k j+Mの進歩に伴い、種々の電子機器において、日
ノツク4,1号処理技術が一般化してきた。ロジン:’
+) 4tを用いた゛電子機器の開発、調整及び故障
修理のための測定器として、オシロスコープ、ロジック
プローブ及びロジック・アナライザ等があるが、特に、
ロジック・アナライザは、ロジック技術を用いた電子機
器の測定器として最適である。
即ち、ロジック・アナライザは、複数チャンネルの入力
ロジック信号(データ)をランダム・アクセス・メモリ
(RAM)等の記憶手段に記憶した後、この記憶手段に
記憶されたデータを陰極線管(CRT)等の表示手段に
表示するので、トリガ信号発生以前のデータを測定でき
るからである。
ロジック信号(データ)をランダム・アクセス・メモリ
(RAM)等の記憶手段に記憶した後、この記憶手段に
記憶されたデータを陰極線管(CRT)等の表示手段に
表示するので、トリガ信号発生以前のデータを測定でき
るからである。
ところで、ロジック・アナライザには2種類の表示モー
ドがある。その一つは、ロジック信号を信号波形として
表示するタイミング表示モードであり、他の一つは、記
憶したデータを2進、8進、16進法等のワードとして
文字(数字を含む)により表示するステート表示モード
である。
ドがある。その一つは、ロジック信号を信号波形として
表示するタイミング表示モードであり、他の一つは、記
憶したデータを2進、8進、16進法等のワードとして
文字(数字を含む)により表示するステート表示モード
である。
このように、ロジック・アナライザは、ロジック信号の
測冥器として最適であるが、従来のロジック・アナライ
ザは、単に、被測定回路(或いは被測定装置)の各測定
点の信号を観測するだけであり、71t++定結果が正
しいか否か(即ち、被測定回路か1F常に動作している
が否が)の判断機能を持っていなかった。つまり、従来
のロジック・アナライザは、論理回路の入出力信号を測
定しても、/1111定された入山力関係が正しいが否
かの判断かでさないという問題があった。
測冥器として最適であるが、従来のロジック・アナライ
ザは、単に、被測定回路(或いは被測定装置)の各測定
点の信号を観測するだけであり、71t++定結果が正
しいか否か(即ち、被測定回路か1F常に動作している
が否が)の判断機能を持っていなかった。つまり、従来
のロジック・アナライザは、論理回路の入出力信号を測
定しても、/1111定された入山力関係が正しいが否
かの判断かでさないという問題があった。
したがって、本発明の目的は、ロジック・アナライザに
論理演算機能をもたせ、被測定回路の出力を予想できる
ロジック・アナライザを提供することである。
論理演算機能をもたせ、被測定回路の出力を予想できる
ロジック・アナライザを提供することである。
本発明の他の目的は、ロジック・アナライザに論理油質
機能をもたせ、論理演算結果を被測定回路からの実際の
出力と比較し、比較結果を表示できるロジック・アナラ
イザを提供することである。
機能をもたせ、論理演算結果を被測定回路からの実際の
出力と比較し、比較結果を表示できるロジック・アナラ
イザを提供することである。
本発明の更に他の目的は、ロジック・アナライザに論理
演算機能をもたせ、被測定回路のスキュー(人出方間の
位相のずれ)を考慮して演算を行うロジックやアナライ
ザを提供することであ本発明の更に他の目的は、ロジッ
ク・アナライザに論理演算機能をもたせ、演算結果を出
力し、パターン自ジェネレータとして利用できるロジッ
ク・アナライザを提供することである。
演算機能をもたせ、被測定回路のスキュー(人出方間の
位相のずれ)を考慮して演算を行うロジックやアナライ
ザを提供することであ本発明の更に他の目的は、ロジッ
ク・アナライザに論理演算機能をもたせ、演算結果を出
力し、パターン自ジェネレータとして利用できるロジッ
ク・アナライザを提供することである。
以下、添付の図面を参照して、本発明の好適実施例を説
明する。先ず、第1図乃至第6図を参照し、本発明の第
1実施例について説明する。
明する。先ず、第1図乃至第6図を参照し、本発明の第
1実施例について説明する。
第1図は本発明に係るロジック・アナライザの第1実施
例のブロック図である。第1図に示したロジック・アナ
ライザには、4個のプローブ10A〜IODが接続され
ている。夫々のプローブは8個のチップを有し、夫々8
チヤンネルの入力ロジック信号を受けることができる。
例のブロック図である。第1図に示したロジック・アナ
ライザには、4個のプローブ10A〜IODが接続され
ている。夫々のプローブは8個のチップを有し、夫々8
チヤンネルの入力ロジック信号を受けることができる。
プローブ10A〜IODからのロジック信号は比較器1
2に供給される。比較器12は、入力ロジック信号のレ
ベルを、第1図の各ブロックに適したロジックレベル(
例えjf、TTL(トランジスタ・トランジスタ・レベ
ル))に変療し、高速RAM等で構成されたデータ用記
憶回路14、並びにトリガ回路16(ワード・リコグナ
イザ及びカウンタを含む)に供給する。データ用記憶回
路14、トリガ回路16は、バス20(データ、アドレ
ス及び制御バスを含む)に接続している。スタート/ス
トップ制御回路22は、バス2oからの命令信号により
、データ用記憶回路14の記憶動作即ち入力データ取込
みを開始させ、更に、トリガ回路16からの出力に応じ
てデータ用記憶回路14の記憶動作を停止させる。中央
処理装置(CPU)24は、例えば市販の280A型マ
イクロプロセツサであり、論理演算手段及び回路動作の
処理手段として動作する。リード・オンリ・メモリ(R
OM)26は、CPU24の処理手順を記憶するファー
ムウェア用の記憶回路であり、RAM28は、CPU2
4の一時記憶回路として動作すると共に表示RAM領域
も含む記憶回路である。ROM26及びRAM28もバ
ス2oに接続している。キーボード30は、複数のキー
を有し、カーソルの制御、制御信号及びデータの入力等
に利用され、同様にバス20に接続している。バス2゜
に接続した表示制御回路32は、水平同期信号、改訂同
期信号、及びRAM28の表示RAM領域のデータに基
づいて輝度信号を出方し5表示手段であるラスク走査型
CRT34にデータを表示する。クロックパルス発生器
36は、バス2oからの命令信号に応じた周波数のクロ
ックパルスをデータ用記憶回路14、トリガ回路16等
に供給する。尚、CPU24、ROM26、RAM28
、キーボード30のクロック周波数は、例えば4MHz
(CPU24が280Aの場合)で固定である。
2に供給される。比較器12は、入力ロジック信号のレ
ベルを、第1図の各ブロックに適したロジックレベル(
例えjf、TTL(トランジスタ・トランジスタ・レベ
ル))に変療し、高速RAM等で構成されたデータ用記
憶回路14、並びにトリガ回路16(ワード・リコグナ
イザ及びカウンタを含む)に供給する。データ用記憶回
路14、トリガ回路16は、バス20(データ、アドレ
ス及び制御バスを含む)に接続している。スタート/ス
トップ制御回路22は、バス2oからの命令信号により
、データ用記憶回路14の記憶動作即ち入力データ取込
みを開始させ、更に、トリガ回路16からの出力に応じ
てデータ用記憶回路14の記憶動作を停止させる。中央
処理装置(CPU)24は、例えば市販の280A型マ
イクロプロセツサであり、論理演算手段及び回路動作の
処理手段として動作する。リード・オンリ・メモリ(R
OM)26は、CPU24の処理手順を記憶するファー
ムウェア用の記憶回路であり、RAM28は、CPU2
4の一時記憶回路として動作すると共に表示RAM領域
も含む記憶回路である。ROM26及びRAM28もバ
ス2oに接続している。キーボード30は、複数のキー
を有し、カーソルの制御、制御信号及びデータの入力等
に利用され、同様にバス20に接続している。バス2゜
に接続した表示制御回路32は、水平同期信号、改訂同
期信号、及びRAM28の表示RAM領域のデータに基
づいて輝度信号を出方し5表示手段であるラスク走査型
CRT34にデータを表示する。クロックパルス発生器
36は、バス2oからの命令信号に応じた周波数のクロ
ックパルスをデータ用記憶回路14、トリガ回路16等
に供給する。尚、CPU24、ROM26、RAM28
、キーボード30のクロック周波数は、例えば4MHz
(CPU24が280Aの場合)で固定である。
次に、添付の第2図乃至第5図を参照し、更に詳しく本
発明の第1実施例を説明する。尚1本実施例では、被測
定回路として、第2図の論理回路を想定している。第2
図において、1乃至6は夫々回路の入力端子、7は出力
端子である。入力端子l、2はアンド回路40の入力端
に接続し、アンド回路40の出力端はDフリップ・フロ
ップ42のクロック端に接続している。Dフリップ会フ
ロップ42のデータ入力端は入力端子6に接続し、Dフ
リップ・フロップ42のQ出力端はオア回路44の一方
の入力端に接続している。オア回路44の他方の入力端
は、Dフリップ・フロップ46のQ出力端に接続し、D
クリップΦフロップ46のデータ入力端及びクロック端
は夫々入力端f5及びアンド回路48の出力端に接続し
、アンド回路48の2個の入力端は夫々入力端子3及び
4に接続している。
発明の第1実施例を説明する。尚1本実施例では、被測
定回路として、第2図の論理回路を想定している。第2
図において、1乃至6は夫々回路の入力端子、7は出力
端子である。入力端子l、2はアンド回路40の入力端
に接続し、アンド回路40の出力端はDフリップ・フロ
ップ42のクロック端に接続している。Dフリップ会フ
ロップ42のデータ入力端は入力端子6に接続し、Dフ
リップ・フロップ42のQ出力端はオア回路44の一方
の入力端に接続している。オア回路44の他方の入力端
は、Dフリップ・フロップ46のQ出力端に接続し、D
クリップΦフロップ46のデータ入力端及びクロック端
は夫々入力端f5及びアンド回路48の出力端に接続し
、アンド回路48の2個の入力端は夫々入力端子3及び
4に接続している。
次に1本発明によるロジック信号の測定及び演算につい
て説明する。先ず、オペレータはプローブIOA〜10
0の内適当なプローブを1個選択し、プローブの7個の
チップの内6個を第2図に小した回路の入力端子1〜6
及び出力端子7に接続済であり、7個のチップと第2図
の端子1〜6の接続関係は既にキーボード30から入力
しであると仮定する。尚、説明を簡単にするため、以ド
、第2図の端子1〜7は、夫々プローブIOAのチップ
1〜7に接続されるものとする。次に、ロジック信号の
測定及び演算のステップに番号を振り、順を追って説明
する。
て説明する。先ず、オペレータはプローブIOA〜10
0の内適当なプローブを1個選択し、プローブの7個の
チップの内6個を第2図に小した回路の入力端子1〜6
及び出力端子7に接続済であり、7個のチップと第2図
の端子1〜6の接続関係は既にキーボード30から入力
しであると仮定する。尚、説明を簡単にするため、以ド
、第2図の端子1〜7は、夫々プローブIOAのチップ
1〜7に接続されるものとする。次に、ロジック信号の
測定及び演算のステップに番号を振り、順を追って説明
する。
(1)オペレータか、キーボード30から入力データの
取込を指示すると、スタート/ストップ制御回路22は
、CPU24からの命令信号に基づき、取込開始命令信
号をデータ用記憶回路14に出力する。
取込を指示すると、スタート/ストップ制御回路22は
、CPU24からの命令信号に基づき、取込開始命令信
号をデータ用記憶回路14に出力する。
(2)データ用記憶回路14は、この取込開始信号に応
じ、指定されたプローブのチップからの入力データを、
比較器12を介して取り込み、順次所定の記憶領域に記
憶する。
じ、指定されたプローブのチップからの入力データを、
比較器12を介して取り込み、順次所定の記憶領域に記
憶する。
(3)トリガ回路16が、入力データからトリガ・ワー
ドを検出し、その後所定数のクロック信号を計数すると
、トリガ回路16はスタート/ストップ制御回路22に
信号を出力する。
ドを検出し、その後所定数のクロック信号を計数すると
、トリガ回路16はスタート/ストップ制御回路22に
信号を出力する。
(4)スタート/ストップ制御回路22は、トリガ回路
16からの出力信号に応じ、取込停止信号をデータ用記
憶回路14に印加し、データ用記憶回路14の入力デー
タ取込みを停止させる。
16からの出力信号に応じ、取込停止信号をデータ用記
憶回路14に印加し、データ用記憶回路14の入力デー
タ取込みを停止させる。
(5)キーボード30から、データ用記憶回路14に取
り込んだデータの表示を指示する。
り込んだデータの表示を指示する。
(6)CPU24は、データ用記憶回路14に記憶され
ているデータを、RAM28のCPU・φRAMの第1
領域(第1記憶手段)に転送して記t、G L、次に、
表示内容をフォント情報(例えば、コード信号)として
RAM28の表示領域に記憶し、表示FiAMの内容を
CRT34に表示する。
ているデータを、RAM28のCPU・φRAMの第1
領域(第1記憶手段)に転送して記t、G L、次に、
表示内容をフォント情報(例えば、コード信号)として
RAM28の表示領域に記憶し、表示FiAMの内容を
CRT34に表示する。
(7)キーボード30から第2図に示した論理回路の論
理演算式を入力し、RAM28のCPU・RAMの演算
式領域に記憶する。
理演算式を入力し、RAM28のCPU・RAMの演算
式領域に記憶する。
(8)CPU24は、RAM28のCPU−RAMに記
憶されている演算式を構文解析し、その解析結果に応じ
てRAM28のCPU−RAMの第1領域からデータを
取り出し、ROM26に配子、0されている論理演算の
サブルーチン(第10図乃金第14図を参照して後述す
る)により演算を行い、その結果をRAM28のCPU
・RAMの第2領域(第2記憶手段)に記憶する。尚、
途中結果は、CPU24の一時記憶用、の記憶回路に記
tしする。
憶されている演算式を構文解析し、その解析結果に応じ
てRAM28のCPU−RAMの第1領域からデータを
取り出し、ROM26に配子、0されている論理演算の
サブルーチン(第10図乃金第14図を参照して後述す
る)により演算を行い、その結果をRAM28のCPU
・RAMの第2領域(第2記憶手段)に記憶する。尚、
途中結果は、CPU24の一時記憶用、の記憶回路に記
tしする。
(9)人力された論理演算式及びRAM28のi+’t
2 @域のデータをフォント情報としてRAM28の
表示RAMに記憶し、この表示RAMの内容をCRT3
4に表示する。
2 @域のデータをフォント情報としてRAM28の
表示RAMに記憶し、この表示RAMの内容をCRT3
4に表示する。
尚、第2図に示した被測定回路の論理演算式%式%))
で表わされる。ここで、数字1〜6は第2図の被測定回
路の入力端子1〜6に入力される信号を示し、Δは論理
積、■は論理和を示し、↑はDフリップ・フロップがク
ロックパルスの立上りでデータ端に入力された信号をラ
ッチ(取り込んで保持)することを示し、↓はDフリッ
プ−フロップがクロックパルスの立下りでデータ端に入
力された信号をラッチすることを示す。即ち、上記の論
理演算式は、入力端子1と2に印加されたロジック信号
の論理積出力の立上りで入力端子6の信号をラッチした
ものと、入力端子3と4に印加された信号の論理積出力
の立下りで入力端子5の信号をラッチしたものとの論理
和を表わす。
路の入力端子1〜6に入力される信号を示し、Δは論理
積、■は論理和を示し、↑はDフリップ・フロップがク
ロックパルスの立上りでデータ端に入力された信号をラ
ッチ(取り込んで保持)することを示し、↓はDフリッ
プ−フロップがクロックパルスの立下りでデータ端に入
力された信号をラッチすることを示す。即ち、上記の論
理演算式は、入力端子1と2に印加されたロジック信号
の論理積出力の立上りで入力端子6の信号をラッチした
ものと、入力端子3と4に印加された信号の論理積出力
の立下りで入力端子5の信号をラッチしたものとの論理
和を表わす。
第3図はタイミング表示モードによる表示画面を示す図
であり、第2図パの論理回路(被測定回路)の入力信号
のタイミング波形、第2図の回路の論理f4算式、及び
この論理演算式に基づいて第21Aの入力信号を演算し
て得た信号のタイミング波形(即ち、第2図の被測定回
路の予想出力信I;)を示している。第3図の表示を更
に詳しく説明すると、最上段の四角で囲ったPAGE=
CALは、現表示が校正表示(或いは模擬表示)である
ことを示し、左端の四角で囲ったA6〜A1はキーボー
ド30を介して選択したプローブl0A(即ち、アルフ
ァベットによってプローブIOA〜IODの何れが選択
されているかを示す)のチップ番号(即ち1選択された
チャンネル番号)を示し、同じく左端の番号1〜6は表
示画面のチャンネル番号を示す、したがって、画面の最
上段から6番目までのチャンネルのタイミング波形は、
人々&g2図の入力端子6〜lに入力され且つプローブ
10Aのチップ6〜1から夫々取り込まれた) 4i’ ”yのタイミング波形を示す、尚、入力端子6
〜lとプローブIOAのチップの対応関係(即ち、接続
関係)は、オペレータがキーボード30から人力して指
定する。−右側の木木印の右側は上述の論理演算式を表
し、下側の木木印の右側のタイミング波形は上段の演算
式に基づいて演算した信号のタイミング波形である。
であり、第2図パの論理回路(被測定回路)の入力信号
のタイミング波形、第2図の回路の論理f4算式、及び
この論理演算式に基づいて第21Aの入力信号を演算し
て得た信号のタイミング波形(即ち、第2図の被測定回
路の予想出力信I;)を示している。第3図の表示を更
に詳しく説明すると、最上段の四角で囲ったPAGE=
CALは、現表示が校正表示(或いは模擬表示)である
ことを示し、左端の四角で囲ったA6〜A1はキーボー
ド30を介して選択したプローブl0A(即ち、アルフ
ァベットによってプローブIOA〜IODの何れが選択
されているかを示す)のチップ番号(即ち1選択された
チャンネル番号)を示し、同じく左端の番号1〜6は表
示画面のチャンネル番号を示す、したがって、画面の最
上段から6番目までのチャンネルのタイミング波形は、
人々&g2図の入力端子6〜lに入力され且つプローブ
10Aのチップ6〜1から夫々取り込まれた) 4i’ ”yのタイミング波形を示す、尚、入力端子6
〜lとプローブIOAのチップの対応関係(即ち、接続
関係)は、オペレータがキーボード30から人力して指
定する。−右側の木木印の右側は上述の論理演算式を表
し、下側の木木印の右側のタイミング波形は上段の演算
式に基づいて演算した信号のタイミング波形である。
このように、本発明に係るロジック・アナライザに、被
測定回路の演算式をキーボード30かも入力し、更に被
測定回路への入力信号を入力すれば、被測定回路の出力
信号のタイミング波形を予測できる。更に、後述するよ
うに、被測定回路の動作が正常でない場合には、本発明
に係るロジック・アナライザの出力を次段の被測定回路
の入力信号として用いることができるので1本発明に係
るロジック・アナライザは、パターン・ジェネレータと
しても使用することができる。
測定回路の演算式をキーボード30かも入力し、更に被
測定回路への入力信号を入力すれば、被測定回路の出力
信号のタイミング波形を予測できる。更に、後述するよ
うに、被測定回路の動作が正常でない場合には、本発明
に係るロジック・アナライザの出力を次段の被測定回路
の入力信号として用いることができるので1本発明に係
るロジック・アナライザは、パターン・ジェネレータと
しても使用することができる。
第4図は、第3図に示した表示の外に、第2図の被測定
回路の出力を実際にロジック・アナライザに入力し、そ
のタイミング波形を、同時に表示占1.。
回路の出力を実際にロジック・アナライザに入力し、そ
のタイミング波形を、同時に表示占1.。
した図である。第4図と第3図の相違点は、第4図では
、表示画面の左端下方の第7チヤンネル及び四角で囲っ
たA7の右側に、第2図の被測定回路の出力信号のタイ
ミング波形を示したことである。尚、このA7は、プロ
ーブIOAの第7番目のチップを示し、このチップに入
力した信号を、オペレータの指示により第7チヤンネル
として表示している。即ち、第4図の場合、第2図の入
力端子7の出力をプローブIOAの第7番目のチップか
ら取り込み、そのタイミング波形を第7チヤンネル信号
として表示している。第4図の表示画面では、被測定回
路の出力信号波形は、上段の演算式に基づいた演算結果
と同様であり、被測定回路は正常に動作していることを
示している。このように、オペレータは、被測定回路の
出力信号のタイミング波形を、演算結果に基づくタイミ
ング波形と簡単に比較できるので、被測定回路の動作の
正常或いは異常を極めて簡単に判断することができる。
、表示画面の左端下方の第7チヤンネル及び四角で囲っ
たA7の右側に、第2図の被測定回路の出力信号のタイ
ミング波形を示したことである。尚、このA7は、プロ
ーブIOAの第7番目のチップを示し、このチップに入
力した信号を、オペレータの指示により第7チヤンネル
として表示している。即ち、第4図の場合、第2図の入
力端子7の出力をプローブIOAの第7番目のチップか
ら取り込み、そのタイミング波形を第7チヤンネル信号
として表示している。第4図の表示画面では、被測定回
路の出力信号波形は、上段の演算式に基づいた演算結果
と同様であり、被測定回路は正常に動作していることを
示している。このように、オペレータは、被測定回路の
出力信号のタイミング波形を、演算結果に基づくタイミ
ング波形と簡単に比較できるので、被測定回路の動作の
正常或いは異常を極めて簡単に判断することができる。
第5図は、CRT34 (第1図)に表示されるステー
ト・テーブル(ステート表示モードを選択した場合)を
示す図であり、第3図及び第4図にボした表示の一部を
表示している。第5図において、最上段の木木印は第3
図及び第4図で説明した演算式、2段目の数字1〜7は
信号チャンネル番号(本実施例の場合、チャンネル番号
とプローブのチップ番号は一致している)、同じく2段
目の木木印は演算結果を示す欄、画面の左端の番号0〜
13はRAM28の第1或・いは第2領域のアドレス番
号を示す。即ち、第5図のテーブルは、プローブIOA
のチップ1〜7を介してRAM28の第1或いは第2領
域のアドレス0〜13に記憶されている入力信号の論理
レベルを示すと共に、被測定回路の演算式(最上段の*
*印の右側)に基づく出力の予測結果(右端の零本欄)
を示しているので、実際の結果と予測結果の定量的な比
較ができる。尚、第5図において、被測定回路の出力信
号と右端の木木欄の予測結果が異なる場合、その部分の
表示を制御(例えば、輝度変調、白黒反転、口で囲む等
)するようにすれば、オペレータの注意を引けるという
効果がある。このためには、ROM26内のファームウ
ェアに、例えば、被測定回路の出力信号と、演算式に基
づく予測結果との排他的論理和演算を行う比較機能を持
たせればよい、第5図に示すステート表示モードは、例
えば、入力信号のパルス幅が非常に狭く、第3図及び第
4図に示したタイミングモードでは、実際の測定波形と
演算結果に基づく予測波形との比較が容易でない場合に
有効である。
ト・テーブル(ステート表示モードを選択した場合)を
示す図であり、第3図及び第4図にボした表示の一部を
表示している。第5図において、最上段の木木印は第3
図及び第4図で説明した演算式、2段目の数字1〜7は
信号チャンネル番号(本実施例の場合、チャンネル番号
とプローブのチップ番号は一致している)、同じく2段
目の木木印は演算結果を示す欄、画面の左端の番号0〜
13はRAM28の第1或・いは第2領域のアドレス番
号を示す。即ち、第5図のテーブルは、プローブIOA
のチップ1〜7を介してRAM28の第1或いは第2領
域のアドレス0〜13に記憶されている入力信号の論理
レベルを示すと共に、被測定回路の演算式(最上段の*
*印の右側)に基づく出力の予測結果(右端の零本欄)
を示しているので、実際の結果と予測結果の定量的な比
較ができる。尚、第5図において、被測定回路の出力信
号と右端の木木欄の予測結果が異なる場合、その部分の
表示を制御(例えば、輝度変調、白黒反転、口で囲む等
)するようにすれば、オペレータの注意を引けるという
効果がある。このためには、ROM26内のファームウ
ェアに、例えば、被測定回路の出力信号と、演算式に基
づく予測結果との排他的論理和演算を行う比較機能を持
たせればよい、第5図に示すステート表示モードは、例
えば、入力信号のパルス幅が非常に狭く、第3図及び第
4図に示したタイミングモードでは、実際の測定波形と
演算結果に基づく予測波形との比較が容易でない場合に
有効である。
ところで、第2図に示した被測定回路では、Dフリップ
・フロップ42及び46のクロック端に印加される信号
は、入力端子6及び5のロジック信号より位相が遅れて
いる(即ち、アンド回路40及び48の入出力間に位相
ずれ(所謂スキュー)がある)、この位相により、たと
え被測定回路か正常に動作していたとしても、実際の出
力信号と演算結果が異なる場合が生ずるのでこの位相ず
れを補償して演算する必要がある。
・フロップ42及び46のクロック端に印加される信号
は、入力端子6及び5のロジック信号より位相が遅れて
いる(即ち、アンド回路40及び48の入出力間に位相
ずれ(所謂スキュー)がある)、この位相により、たと
え被測定回路か正常に動作していたとしても、実際の出
力信号と演算結果が異なる場合が生ずるのでこの位相ず
れを補償して演算する必要がある。
このため、本発明では、ソフトウェアによるスキュ一対
策と、ハードウェアによるスキュ一対策(第7図)とを
講じている。−先ず、ソフトウェアによるスキュ一対策
を説明する。
策と、ハードウェアによるスキュ一対策(第7図)とを
講じている。−先ず、ソフトウェアによるスキュ一対策
を説明する。
第6図は、本発明に係るソフトウェアによるスキュ一対
策を説明するために、RAM28のCPU・RAMの記
憶領域区分及びCPU−RAMの第1領域の一部分を模
型的に表わした図である。
策を説明するために、RAM28のCPU・RAMの記
憶領域区分及びCPU−RAMの第1領域の一部分を模
型的に表わした図である。
第6図において、左側の0000〜0100,0101
〜FFFFはRAM28のアメレスを示し、CPU拳R
AMには、第1領域(第1記憶手段)、第2領域(第2
記憶手段)、演算式領域、フラッグ領域、スキュー領域
等がある。ソフトウェアによるスキューを行うためには
、前述した本発明によるロジック信号の測定及び演算の
ためのステップ(1)〜(9)の一部分を次のように変
更する必要がある。即゛ち、ステップ(7)の次に、 @’(7’)キーボード30から各チャンネルの位相ず
れ(スキュー情報)をクロック数で表わしく各素子のス
キューはカタログ又は実測で得ら[1 れ、クロック周期とクロック数の積で表される)、その
値をRAM28のCPU@RAMのスキュー領域に記憶
する。」 のステップを挿入し、ステップ(8)及び(9)を夫々
次のC3)(9)に変更する。
〜FFFFはRAM28のアメレスを示し、CPU拳R
AMには、第1領域(第1記憶手段)、第2領域(第2
記憶手段)、演算式領域、フラッグ領域、スキュー領域
等がある。ソフトウェアによるスキューを行うためには
、前述した本発明によるロジック信号の測定及び演算の
ためのステップ(1)〜(9)の一部分を次のように変
更する必要がある。即゛ち、ステップ(7)の次に、 @’(7’)キーボード30から各チャンネルの位相ず
れ(スキュー情報)をクロック数で表わしく各素子のス
キューはカタログ又は実測で得ら[1 れ、クロック周期とクロック数の積で表される)、その
値をRAM28のCPU@RAMのスキュー領域に記憶
する。」 のステップを挿入し、ステップ(8)及び(9)を夫々
次のC3)(9)に変更する。
f’(8)CPU24は、RAM28のCPU拳RAM
に記憶されている演算式を構文解析し、その解析結果及
びスキュー情報により、必要に応じてビット数をずらし
てデータを第1領域から読み出し、ROM26に記憶し
たサブルーチンにより演算を行い、その結果をRAM2
gのCPU−RAMの第2領域に記憶する。J V (9)演算式、スキュー情報、及び第2領域のデー
タをフォントとして表示RAM領域に記憶する。j 尚、入力信号を取り込むクロック信号の周期は、考慮す
る位相ずれ(スキュ一時間)より短くなければならない
。
に記憶されている演算式を構文解析し、その解析結果及
びスキュー情報により、必要に応じてビット数をずらし
てデータを第1領域から読み出し、ROM26に記憶し
たサブルーチンにより演算を行い、その結果をRAM2
gのCPU−RAMの第2領域に記憶する。J V (9)演算式、スキュー情報、及び第2領域のデー
タをフォントとして表示RAM領域に記憶する。j 尚、入力信号を取り込むクロック信号の周期は、考慮す
る位相ずれ(スキュ一時間)より短くなければならない
。
第6図では、説明を簡単にするため、第1領域のアドレ
スの内、アドレス0100及び0101を例示している
。アドレス0100及び0101のA7〜AOは、選択
されたプローブIOAのチップ7〜0から同一クロック
信号の異な、る時点(但し、連続している)で取り込ん
だロジック信号を記憶する記憶部分である。第2図に示
した被測定回路の場合、説明を簡単にするため、アンド
回路40及び48の入出力間の位相のずれ(位相遅れ)
を1クロック周期と仮定し、演算は上述したアドレス0
100及び0101のデータに基づいて行う場合につい
て説明する。オペレータは、予めキーボード30からス
キュー情報(lクロック周期に対応した情報)をRAM
28のCPU・RAMのスキュー領域に記憶させる。C
PtJ24は、既に記憶しである演算式を構文解析し、
その結果に基づいてotoiのA6及びA5のデータの
論理積の演算を行う。次に、その結果をCPU・RAM
の一時記憶回路に記憶し、記憶した内容に基づいてアド
レス0100のA1のデータをラ ゛ツチし、その
結果を上記CPU・RAMの一時記憶回路に記憶する。
スの内、アドレス0100及び0101を例示している
。アドレス0100及び0101のA7〜AOは、選択
されたプローブIOAのチップ7〜0から同一クロック
信号の異な、る時点(但し、連続している)で取り込ん
だロジック信号を記憶する記憶部分である。第2図に示
した被測定回路の場合、説明を簡単にするため、アンド
回路40及び48の入出力間の位相のずれ(位相遅れ)
を1クロック周期と仮定し、演算は上述したアドレス0
100及び0101のデータに基づいて行う場合につい
て説明する。オペレータは、予めキーボード30からス
キュー情報(lクロック周期に対応した情報)をRAM
28のCPU・RAMのスキュー領域に記憶させる。C
PtJ24は、既に記憶しである演算式を構文解析し、
その結果に基づいてotoiのA6及びA5のデータの
論理積の演算を行う。次に、その結果をCPU・RAM
の一時記憶回路に記憶し、記憶した内容に基づいてアド
レス0100のA1のデータをラ ゛ツチし、その
結果を上記CPU・RAMの一時記憶回路に記憶する。
同様に、アドレス0101のA4及びA3のデータの論
理積演算を行い、その結果をCPU@RAMの一時記憶
回路に記憶し、記憶した内容に基づいてアドレス010
0のA2のデータをラッチし、その結果を上記一時記憶
回路に記憶する。尚、位相ずれを考慮する必要のないデ
ータについては、同一アドレス内のデータを読み出して
演算すればよい。このように、被測定回路に入出力間の
位相ずれがある場合、スキュー情報をキーボード30か
ら入力することにより、ソフトウェアにより位相ずれを
補償して正しい論理演算を行うことができる。
理積演算を行い、その結果をCPU@RAMの一時記憶
回路に記憶し、記憶した内容に基づいてアドレス010
0のA2のデータをラッチし、その結果を上記一時記憶
回路に記憶する。尚、位相ずれを考慮する必要のないデ
ータについては、同一アドレス内のデータを読み出して
演算すればよい。このように、被測定回路に入出力間の
位相ずれがある場合、スキュー情報をキーボード30か
ら入力することにより、ソフトウェアにより位相ずれを
補償して正しい論理演算を行うことができる。
第7図は、本発明の他の実施例のブロック図である。第
7図に示した実施例は、第1図のブロックに、ハード的
にスキュ一対策を行うための可変遅延手段60、及びR
AM28のCPU・RAMの第2領域のデータを外部に
出力するために用いる緩衝手段C2を追加したものであ
る。可変遅延r段60及び緩衝手段62以外のブロック
については、第1図で既に説明したので、同一番号を付
して説明を省略する。
7図に示した実施例は、第1図のブロックに、ハード的
にスキュ一対策を行うための可変遅延手段60、及びR
AM28のCPU・RAMの第2領域のデータを外部に
出力するために用いる緩衝手段C2を追加したものであ
る。可変遅延r段60及び緩衝手段62以外のブロック
については、第1図で既に説明したので、同一番号を付
して説明を省略する。
第8図は、第7図の可変遅延゛手□段60の具体例を示
す図である。尚、第7図に示した可変遅延手段は、入力
信号の各チャンネル毎に(即ち、プローブの各チップに
対応させて)設ける必要がある。
す図である。尚、第7図に示した可変遅延手段は、入力
信号の各チャンネル毎に(即ち、プローブの各チップに
対応させて)設ける必要がある。
第8図において、マルチプレクサ64は、データ入力端
DO−05.出力端64A、及びバス20に接続した制
御端64Bを有する。データ入力端D5は、遅延線68
を介して入力端子66に接続し、出力端Doは、データ
入力端子66に直結し、他のデータ入力端D1〜D4は
、遅延線68の所定のタップ(中間接続点)に接続して
いる。
DO−05.出力端64A、及びバス20に接続した制
御端64Bを有する。データ入力端D5は、遅延線68
を介して入力端子66に接続し、出力端Doは、データ
入力端子66に直結し、他のデータ入力端D1〜D4は
、遅延線68の所定のタップ(中間接続点)に接続して
いる。
尚、入力端子66及び出力端子70は、夫々第7図の比
較器12及びデータ用記憶回路14に接続している。マ
ルチプレクサ64は制御端64Bに印加される制御信号
に従い、データ入力端DO〜D5の何れ゛かを選択して
出力端64Aに接続し、信号の遅延時間を制御する。尚
、オペレータが、キーボード30から、スキュー情報(
位相ずれ情報)を入力することは、上述したソフトウェ
アに1 よるスキュ一対策の場合と同様である。又、マルチプレ
クサ64は、制御信号をラッチする機能を有することが
望ましい。
較器12及びデータ用記憶回路14に接続している。マ
ルチプレクサ64は制御端64Bに印加される制御信号
に従い、データ入力端DO〜D5の何れ゛かを選択して
出力端64Aに接続し、信号の遅延時間を制御する。尚
、オペレータが、キーボード30から、スキュー情報(
位相ずれ情報)を入力することは、上述したソフトウェ
アに1 よるスキュ一対策の場合と同様である。又、マルチプレ
クサ64は、制御信号をラッチする機能を有することが
望ましい。
第7図の緩衝手段62は、上述したように、RAM28
のCPU−RAMの第2領域のデータを外部に出力する
ために設けたものである。したがって、緩衝手段62を
設けることにより、本発明に係るロジック・アナライザ
をパターンジェネレイタ−として利用することができる
。尚、緩衝子t262を単なる緩衝増幅器とすれば、C
PU・RAMに記憶したデータを、CPUクロック(上
述したように1例えば4 M Hz )でしか出力でき
ないが、緩衝手段62に高速記憶回路と緩衝増幅器を設
ければ、CPUクロックでcPUΦRAMからデータを
転送し、所望クロック周波数(オペレータがキーボード
30から入力する)で出力することができる。しかし、
緩衝手段62に高速記憶回路と緩衝増幅器を設ければ、
用途を拡大できるか、製作費が高くなる欠点がある。尚
、緩衝手段62には、RAM28のCPU@RAMの第
2領域の演算結果だけでなく、第2領域に取り込んだデ
ータを転送するようにしてもよい。このように1本発明
に係るロジック・アナライザは、ある被測定回路の動作
が正常でない場合、ロジック・アナライザの出力(即ち
、緩衝手段62の出力)を次段の被測定回路に印加する
パターンジェネレイタとして使用することができる。勿
論、被測定回路の動作の正常拳異常に拘らず、所望の論
理演算式ヲロジック・アナライザに記憶させ、所定の入
力信号を入力して、本発明に係るロジック・アナライザ
を単独のパターンジェネレイタとしても利用することが
できる。
のCPU−RAMの第2領域のデータを外部に出力する
ために設けたものである。したがって、緩衝手段62を
設けることにより、本発明に係るロジック・アナライザ
をパターンジェネレイタ−として利用することができる
。尚、緩衝子t262を単なる緩衝増幅器とすれば、C
PU・RAMに記憶したデータを、CPUクロック(上
述したように1例えば4 M Hz )でしか出力でき
ないが、緩衝手段62に高速記憶回路と緩衝増幅器を設
ければ、CPUクロックでcPUΦRAMからデータを
転送し、所望クロック周波数(オペレータがキーボード
30から入力する)で出力することができる。しかし、
緩衝手段62に高速記憶回路と緩衝増幅器を設ければ、
用途を拡大できるか、製作費が高くなる欠点がある。尚
、緩衝手段62には、RAM28のCPU@RAMの第
2領域の演算結果だけでなく、第2領域に取り込んだデ
ータを転送するようにしてもよい。このように1本発明
に係るロジック・アナライザは、ある被測定回路の動作
が正常でない場合、ロジック・アナライザの出力(即ち
、緩衝手段62の出力)を次段の被測定回路に印加する
パターンジェネレイタとして使用することができる。勿
論、被測定回路の動作の正常拳異常に拘らず、所望の論
理演算式ヲロジック・アナライザに記憶させ、所定の入
力信号を入力して、本発明に係るロジック・アナライザ
を単独のパターンジェネレイタとしても利用することが
できる。
第9図は、本発明に係る他の実施例であるグルービング
(GROUPING)のメニューを示す図である。第9
図において、表示画面の左側の01〜G4は夫々グルー
プ番号であり、四角で囲ったONは該当するグループ番
号が使用されていることを示し、同じく四角で囲ったO
FFは該当するグループ番号が使用されていないことを
示す。更に、最上段のF〜0は16進数で表示した各グ
ループ内の信号番号、大きな四角で囲ったAt、B2、
C4、D3等はプローブのチップ番号を示す(即ち、ア
ルファベットでプローブを、数字でチップ番号を示す)
。グループ分けは、オペレータがキ−ボード30から指
示し、グループ分けしたプローブ及びチップに関する情
報は、RAM28のCPU−RAMのフラッグ領域に記
憶される。グルーピングを用いれば、異なったプローブ
のチップに入力される信号を自由に選択(重複も可)し
てグループ分けできるので、ファームウェアの制約によ
り、限られたチャンネルからの信号しか演算できない場
合に有効である。更に、グループ分けをすれば、ステー
ト・テーブル表示の場合に便利である。更に又、特定の
プローブを被測定回路の特定箇所に接続しなければなら
ないという制約が緩和されるので、測定が容易になると
いう効果もある。
(GROUPING)のメニューを示す図である。第9
図において、表示画面の左側の01〜G4は夫々グルー
プ番号であり、四角で囲ったONは該当するグループ番
号が使用されていることを示し、同じく四角で囲ったO
FFは該当するグループ番号が使用されていないことを
示す。更に、最上段のF〜0は16進数で表示した各グ
ループ内の信号番号、大きな四角で囲ったAt、B2、
C4、D3等はプローブのチップ番号を示す(即ち、ア
ルファベットでプローブを、数字でチップ番号を示す)
。グループ分けは、オペレータがキ−ボード30から指
示し、グループ分けしたプローブ及びチップに関する情
報は、RAM28のCPU−RAMのフラッグ領域に記
憶される。グルーピングを用いれば、異なったプローブ
のチップに入力される信号を自由に選択(重複も可)し
てグループ分けできるので、ファームウェアの制約によ
り、限られたチャンネルからの信号しか演算できない場
合に有効である。更に、グループ分けをすれば、ステー
ト・テーブル表示の場合に便利である。更に又、特定の
プローブを被測定回路の特定箇所に接続しなければなら
ないという制約が緩和されるので、測定が容易になると
いう効果もある。
第1O図乃至第14図は、ROM26に記憶されている
ロジック演算のサブルーチンのフローチャートを例示し
たものであり、第10図は論理積、第11図は論理和、
第12図は一方のデータのケ1ニリで他方のデータをラ
ッチする論理演算、p 13図は一方のデータの立下り
で他方のデータをラッチする論理演算、第14図は排他
的論理和演算を示す。第10図において、 ステップ(74):テーブルを一時記憶回路Xに記憶す
る。
ロジック演算のサブルーチンのフローチャートを例示し
たものであり、第10図は論理積、第11図は論理和、
第12図は一方のデータのケ1ニリで他方のデータをラ
ッチする論理演算、p 13図は一方のデータの立下り
で他方のデータをラッチする論理演算、第14図は排他
的論理和演算を示す。第10図において、 ステップ(74):テーブルを一時記憶回路Xに記憶す
る。
ステップ(76):データBを一時記憶回路Yに記憶す
る。
る。
ステップ(7g)ニ一時記憶回路X及びYに記憶されて
いるデータが共に1かどうかを判断し、共に1であれば
ステップ(80)に行き、共に1でなければステップ(
82)に行く。
いるデータが共に1かどうかを判断し、共に1であれば
ステップ(80)に行き、共に1でなければステップ(
82)に行く。
ステップ(80)ニ一時記憶回路Zに1を記憶して終了
する。
する。
ステップ(82)ニ一時記憶回路Zに0を記憶して終了
する。
する。
第11図において、
ステップ(84):テーブルを一時記憶回路Xに記憶す
る。 l、 ステップ(86):データBを一時記憶回路Yに記憶す
る。
る。 l、 ステップ(86):データBを一時記憶回路Yに記憶す
る。
ステップ(8g)ニ一時記憶回路X及びYに記憶されて
いるデータが共に0かどうかを判断し、共に0であれば
ステップ(90)に行き、共に0てなければステップ(
92)に行く。
いるデータが共に0かどうかを判断し、共に0であれば
ステップ(90)に行き、共に0てなければステップ(
92)に行く。
ステップ(90)ニ一時記憶回路Zに0を記憶して終了
する。
する。
ステップ(92)ニ一時記憶回路Zに1を記憶して終で
する。
する。
第12図において。
ステップ(94):テーブルを一時記憶回路Xに記憶す
る。
る。
ステップ(96):テーブルの次のアドレスの内容を一
時記憶回路Yに記憶する。
時記憶回路Yに記憶する。
ステップ(98)ニ一時記憶回路Xの内容がOで目一つ
一時記憶回路Yの内容が1かどうかを判断し、そうでな
ければ(NO)ステップ(100)に行き、そうであれ
ば(YES)ステップ(102)に行く。
一時記憶回路Yの内容が1かどうかを判断し、そうでな
ければ(NO)ステップ(100)に行き、そうであれ
ば(YES)ステップ(102)に行く。
ステップ(100)ニ一時記憶回路Yの内容を時記憶回
路Xに記憶してステップ(96)に戻る。
路Xに記憶してステップ(96)に戻る。
ステップ(102)−ニ一時記憶回路Y内のデータAの
アドレスに対応するデータBを一時記憶回路Zに記憶し
て終了する。
アドレスに対応するデータBを一時記憶回路Zに記憶し
て終了する。
第13図において、
ステップ(104):テーブルを一時記憶回路Xに記憶
する。
する。
ステップ(106):テーブルの次のアドレスの内容を
一時記憶回路Yに記憶する。
一時記憶回路Yに記憶する。
ステップ(108)ニ一時記憶回路Xの内容が1で且つ
一時記憶回路Yの内容がOかどうかを判断し、そうであ
れば(NO)ステップ(110)へ行き、そうでなけれ
ば(YES)ステップ(112)へ行く。
一時記憶回路Yの内容がOかどうかを判断し、そうであ
れば(NO)ステップ(110)へ行き、そうでなけれ
ば(YES)ステップ(112)へ行く。
ステップ(110)ニ一時記憶回路Yの内容を一時記憶
回路Xに記憶してステップ(106)へ行く・ ステップ(112)ニ一時記憶回路Y内のデータAのア
ドレスに対応するデータBを一時記憶回路Zに記憶して
終了する。
回路Xに記憶してステップ(106)へ行く・ ステップ(112)ニ一時記憶回路Y内のデータAのア
ドレスに対応するデータBを一時記憶回路Zに記憶して
終了する。
第14図において、
ステップ(114):テーブルを一時記憶回路Xに記憶
する。
する。
ステップ(116):データBを一時記憶回路Yに記憶
する。
する。
ステップ(118)ニ一時記憶回路XとYの内容が異な
るかを判断し、異なればステップ(120)へ行き、同
じであればステップ(122)へ行く。
るかを判断し、異なればステップ(120)へ行き、同
じであればステップ(122)へ行く。
ステップ(120)ニ一時記憶回路Zに1を記憶して終
了する。
了する。
ステップ(122)ニ一時記憶回路Zに0を記憶して終
了する。
了する。
以上、論理演算のフローチャートを例示したが、この外
にも、NAND、NOR,R−3フリツプ・フロップ、
T−フリップ・フ、ロツフ、JK−フリップ・フロップ
、リセット、位相反転等の論理演算のフローチャートも
同様に考えることかでき、る0以上説明したように、本
発明に係るロジック・アナライザは、論理演算機能を有
するので、被測定回路に入力される信号を印加すること
により被測定回路の出力を予想でき、更に、論理演算結
果を被測足回路からの実際の出力と比較し、比較結果を
表示できるという特徴を有する。
にも、NAND、NOR,R−3フリツプ・フロップ、
T−フリップ・フ、ロツフ、JK−フリップ・フロップ
、リセット、位相反転等の論理演算のフローチャートも
同様に考えることかでき、る0以上説明したように、本
発明に係るロジック・アナライザは、論理演算機能を有
するので、被測定回路に入力される信号を印加すること
により被測定回路の出力を予想でき、更に、論理演算結
果を被測足回路からの実際の出力と比較し、比較結果を
表示できるという特徴を有する。
更に、本発明に係るロジック・アナライザは、被測定回
路に入出力間の位相のずれがある場合、位相ずれを考慮
して演算を行えるという特徴を有する。更に又、本発明
に係るロジック・アナライザは、パターン・ジェネレー
タとしても利用できるという特徴を有する。
路に入出力間の位相のずれがある場合、位相ずれを考慮
して演算を行えるという特徴を有する。更に又、本発明
に係るロジック・アナライザは、パターン・ジェネレー
タとしても利用できるという特徴を有する。
以上、本発明の好適実施例を説明したが、本明細書に挙
げた実施例の変形・変更は当業者にとって容易である0
例えば、fs7図の緩衝手段62として、本出願人に係
る特願昭55−17805号(特開昭56−11502
6号)の第4図に開示した位相遅延回路を用いてもよい
。
げた実施例の変形・変更は当業者にとって容易である0
例えば、fs7図の緩衝手段62として、本出願人に係
る特願昭55−17805号(特開昭56−11502
6号)の第4図に開示した位相遅延回路を用いてもよい
。
第1図は本発明に係るロジック中アナライザ(第1実施
例)のブロック図、第2図は本発明を説明するための被
測定回路の一具体回路図、第3図乃至第5図は夫々本発
明を説明するための表示装置の表示画面図、第6図は本
発明を説明するための記憶回路の記憶領域区分等を模型
的に表わした図、第7図は本発明に係る他のロジック・
アナライザ(第2実施例)のブロック図、第8図は第7
図の1ブロツクの一具体図、第9図は本発明の他の実施
例を説明するための表示装置の表示図、第10乃至第1
4図は夫々本発明に用いる演算式のフローチャート図で
ある。 24:CPU(演算手段) 28:RAM(記憶手段) 34:CRT(表示手段) 特許出願人 ソこ−・テクトロニクス株式会社代理人
弁理士 森崎俊明 第2図 第3図 第4図 第5図 第10図 第118 −361− 第12図 第13図 第14図
例)のブロック図、第2図は本発明を説明するための被
測定回路の一具体回路図、第3図乃至第5図は夫々本発
明を説明するための表示装置の表示画面図、第6図は本
発明を説明するための記憶回路の記憶領域区分等を模型
的に表わした図、第7図は本発明に係る他のロジック・
アナライザ(第2実施例)のブロック図、第8図は第7
図の1ブロツクの一具体図、第9図は本発明の他の実施
例を説明するための表示装置の表示図、第10乃至第1
4図は夫々本発明に用いる演算式のフローチャート図で
ある。 24:CPU(演算手段) 28:RAM(記憶手段) 34:CRT(表示手段) 特許出願人 ソこ−・テクトロニクス株式会社代理人
弁理士 森崎俊明 第2図 第3図 第4図 第5図 第10図 第118 −361− 第12図 第13図 第14図
Claims (1)
- +(張クチヤンネルの入力ロジック信号を記憶する第l
記憶手段と、該@l記憶手段に記憶されたロア・ツク信
号のうち選択されたチャンネルの論理病’sJを行う演
算手段と、該演算手段の演算結果を記憶する第2記憶手
段と、上記第1及び第2記憶手段の記te内容を選択的
に表示する表示手段とを具んたロジック・アナライザ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP583582A JPS58123466A (ja) | 1982-01-18 | 1982-01-18 | ロジツク・アナライザ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP583582A JPS58123466A (ja) | 1982-01-18 | 1982-01-18 | ロジツク・アナライザ |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58087897A Division JPS58213257A (ja) | 1983-05-19 | 1983-05-19 | ロジツク・アナライザ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58123466A true JPS58123466A (ja) | 1983-07-22 |
JPH0132952B2 JPH0132952B2 (ja) | 1989-07-11 |
Family
ID=11622087
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP583582A Granted JPS58123466A (ja) | 1982-01-18 | 1982-01-18 | ロジツク・アナライザ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58123466A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02151774A (ja) * | 1988-12-02 | 1990-06-11 | Matsushita Electric Ind Co Ltd | ロジックアナライザ |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5342869A (en) * | 1976-09-30 | 1978-04-18 | Iwatsu Electric Co Ltd | Signal observing apparatus |
-
1982
- 1982-01-18 JP JP583582A patent/JPS58123466A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5342869A (en) * | 1976-09-30 | 1978-04-18 | Iwatsu Electric Co Ltd | Signal observing apparatus |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02151774A (ja) * | 1988-12-02 | 1990-06-11 | Matsushita Electric Ind Co Ltd | ロジックアナライザ |
Also Published As
Publication number | Publication date |
---|---|
JPH0132952B2 (ja) | 1989-07-11 |
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