JPS58123466A - ロジツク・アナライザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はロジック・アナライザ（論理分析器）、特に論
理演′Ｘ機能を有するロジック・アナライザに関する。

Ｇ　ｍ、マイクロプロセッサ技術及びコンピユー：”ｒ
ｋ　ｊ＋Ｍの進歩に伴い、種々の電子機器において、日
ノツク４，１号処理技術が一般化してきた。ロジン：’
　＋）　４ｔを用いた゛電子機器の開発、調整及び故障
修理のための測定器として、オシロスコープ、ロジック
プローブ及びロジック・アナライザ等があるが、特に、
ロジック・アナライザは、ロジック技術を用いた電子機
器の測定器として最適である。

即ち、ロジック・アナライザは、複数チャンネルの入力
ロジック信号（データ）をランダム・アクセス・メモリ
（ＲＡＭ）等の記憶手段に記憶した後、この記憶手段に
記憶されたデータを陰極線管（ＣＲＴ）等の表示手段に
表示するので、トリガ信号発生以前のデータを測定でき
るからである。

ところで、ロジック・アナライザには２種類の表示モー
ドがある。その一つは、ロジック信号を信号波形として
表示するタイミング表示モードであり、他の一つは、記
憶したデータを２進、８進、１６進法等のワードとして
文字（数字を含む）により表示するステート表示モード
である。

このように、ロジック・アナライザは、ロジック信号の
測冥器として最適であるが、従来のロジック・アナライ
ザは、単に、被測定回路（或いは被測定装置）の各測定
点の信号を観測するだけであり、７１ｔ＋＋定結果が正
しいか否か（即ち、被測定回路か１Ｆ常に動作している
が否が）の判断機能を持っていなかった。つまり、従来
のロジック・アナライザは、論理回路の入出力信号を測
定しても、／１１１１定された入山力関係が正しいが否
かの判断かでさないという問題があった。

したがって、本発明の目的は、ロジック・アナライザに
論理演算機能をもたせ、被測定回路の出力を予想できる
ロジック・アナライザを提供することである。

本発明の他の目的は、ロジック・アナライザに論理油質
機能をもたせ、論理演算結果を被測定回路からの実際の
出力と比較し、比較結果を表示できるロジック・アナラ
イザを提供することである。

本発明の更に他の目的は、ロジック・アナライザに論理
演算機能をもたせ、被測定回路のスキュー（人出方間の
位相のずれ）を考慮して演算を行うロジックやアナライ
ザを提供することであ本発明の更に他の目的は、ロジッ
ク・アナライザに論理演算機能をもたせ、演算結果を出
力し、パターン自ジェネレータとして利用できるロジッ
ク・アナライザを提供することである。

以下、添付の図面を参照して、本発明の好適実施例を説
明する。先ず、第１図乃至第６図を参照し、本発明の第
１実施例について説明する。

第１図は本発明に係るロジック・アナライザの第１実施
例のブロック図である。第１図に示したロジック・アナ
ライザには、４個のプローブ１０Ａ〜ＩＯＤが接続され
ている。夫々のプローブは８個のチップを有し、夫々８
チヤンネルの入力ロジック信号を受けることができる。

プローブ１０Ａ〜ＩＯＤからのロジック信号は比較器１
２に供給される。比較器１２は、入力ロジック信号のレ
ベルを、第１図の各ブロックに適したロジックレベル（
例えｊｆ、ＴＴＬ（トランジスタ・トランジスタ・レベ
ル））に変療し、高速ＲＡＭ等で構成されたデータ用記
憶回路１４、並びにトリガ回路１６（ワード・リコグナ
イザ及びカウンタを含む）に供給する。データ用記憶回
路１４、トリガ回路１６は、バス２０（データ、アドレ
ス及び制御バスを含む）に接続している。スタート／ス
トップ制御回路２２は、バス２ｏからの命令信号により
、データ用記憶回路１４の記憶動作即ち入力データ取込
みを開始させ、更に、トリガ回路１６からの出力に応じ
てデータ用記憶回路１４の記憶動作を停止させる。中央
処理装置（ＣＰＵ）２４は、例えば市販の２８０Ａ型マ
イクロプロセツサであり、論理演算手段及び回路動作の
処理手段として動作する。リード・オンリ・メモリ（Ｒ
ＯＭ）２６は、ＣＰＵ２４の処理手順を記憶するファー
ムウェア用の記憶回路であり、ＲＡＭ２８は、ＣＰＵ２
４の一時記憶回路として動作すると共に表示ＲＡＭ領域
も含む記憶回路である。ＲＯＭ２６及びＲＡＭ２８もバ
ス２ｏに接続している。キーボード３０は、複数のキー
を有し、カーソルの制御、制御信号及びデータの入力等
に利用され、同様にバス２０に接続している。バス２゜
に接続した表示制御回路３２は、水平同期信号、改訂同
期信号、及びＲＡＭ２８の表示ＲＡＭ領域のデータに基
づいて輝度信号を出方し５表示手段であるラスク走査型
ＣＲＴ３４にデータを表示する。クロックパルス発生器
３６は、バス２ｏからの命令信号に応じた周波数のクロ
ックパルスをデータ用記憶回路１４、トリガ回路１６等
に供給する。尚、ＣＰＵ２４、ＲＯＭ２６、ＲＡＭ２８
、キーボード３０のクロック周波数は、例えば４ＭＨｚ
　（ＣＰＵ２４が２８０Ａの場合）で固定である。

次に、添付の第２図乃至第５図を参照し、更に詳しく本
発明の第１実施例を説明する。尚１本実施例では、被測
定回路として、第２図の論理回路を想定している。第２
図において、１乃至６は夫々回路の入力端子、７は出力
端子である。入力端子ｌ、２はアンド回路４０の入力端
に接続し、アンド回路４０の出力端はＤフリップ・フロ
ップ４２のクロック端に接続している。Ｄフリップ会フ
ロップ４２のデータ入力端は入力端子６に接続し、Ｄフ
リップ・フロップ４２のＱ出力端はオア回路４４の一方
の入力端に接続している。オア回路４４の他方の入力端
は、Ｄフリップ・フロップ４６のＱ出力端に接続し、Ｄ
クリップΦフロップ４６のデータ入力端及びクロック端
は夫々入力端ｆ５及びアンド回路４８の出力端に接続し
、アンド回路４８の２個の入力端は夫々入力端子３及び
４に接続している。

次に１本発明によるロジック信号の測定及び演算につい
て説明する。先ず、オペレータはプローブＩＯＡ〜１０
０の内適当なプローブを１個選択し、プローブの７個の
チップの内６個を第２図に小した回路の入力端子１〜６
及び出力端子７に接続済であり、７個のチップと第２図
の端子１〜６の接続関係は既にキーボード３０から入力
しであると仮定する。尚、説明を簡単にするため、以ド
、第２図の端子１〜７は、夫々プローブＩＯＡのチップ
１〜７に接続されるものとする。次に、ロジック信号の
測定及び演算のステップに番号を振り、順を追って説明
する。

（１）オペレータか、キーボード３０から入力データの
取込を指示すると、スタート／ストップ制御回路２２は
、ＣＰＵ２４からの命令信号に基づき、取込開始命令信
号をデータ用記憶回路１４に出力する。

（２）データ用記憶回路１４は、この取込開始信号に応
じ、指定されたプローブのチップからの入力データを、
比較器１２を介して取り込み、順次所定の記憶領域に記
憶する。

（３）トリガ回路１６が、入力データからトリガ・ワー
ドを検出し、その後所定数のクロック信号を計数すると
、トリガ回路１６はスタート／ストップ制御回路２２に
信号を出力する。

（４）スタート／ストップ制御回路２２は、トリガ回路
１６からの出力信号に応じ、取込停止信号をデータ用記
憶回路１４に印加し、データ用記憶回路１４の入力デー
タ取込みを停止させる。

（５）キーボード３０から、データ用記憶回路１４に取
り込んだデータの表示を指示する。

（６）ＣＰＵ２４は、データ用記憶回路１４に記憶され
ているデータを、ＲＡＭ２８のＣＰＵ・φＲＡＭの第１
領域（第１記憶手段）に転送して記ｔ、Ｇ　Ｌ、次に、
表示内容をフォント情報（例えば、コード信号）として
ＲＡＭ２８の表示領域に記憶し、表示ＦｉＡＭの内容を
ＣＲＴ３４に表示する。

（７）キーボード３０から第２図に示した論理回路の論
理演算式を入力し、ＲＡＭ２８のＣＰＵ・ＲＡＭの演算
式領域に記憶する。

（８）ＣＰＵ２４は、ＲＡＭ２８のＣＰＵ−ＲＡＭに記
憶されている演算式を構文解析し、その解析結果に応じ
てＲＡＭ２８のＣＰＵ−ＲＡＭの第１領域からデータを
取り出し、ＲＯＭ２６に配子、０されている論理演算の
サブルーチン（第１０図乃金第１４図を参照して後述す
る）により演算を行い、その結果をＲＡＭ２８のＣＰＵ
・ＲＡＭの第２領域（第２記憶手段）に記憶する。尚、
途中結果は、ＣＰＵ２４の一時記憶用、の記憶回路に記
ｔしする。

（９）人力された論理演算式及びＲＡＭ２８のｉ＋’ｔ
　２　＠域のデータをフォント情報としてＲＡＭ２８の
表示ＲＡＭに記憶し、この表示ＲＡＭの内容をＣＲＴ３
４に表示する。

尚、第２図に示した被測定回路の論理演算式％式％）） で表わされる。ここで、数字１〜６は第２図の被測定回
路の入力端子１〜６に入力される信号を示し、Δは論理
積、■は論理和を示し、↑はＤフリップ・フロップがク
ロックパルスの立上りでデータ端に入力された信号をラ
ッチ（取り込んで保持）することを示し、↓はＤフリッ
プ−フロップがクロックパルスの立下りでデータ端に入
力された信号をラッチすることを示す。即ち、上記の論
理演算式は、入力端子１と２に印加されたロジック信号
の論理積出力の立上りで入力端子６の信号をラッチした
ものと、入力端子３と４に印加された信号の論理積出力
の立下りで入力端子５の信号をラッチしたものとの論理
和を表わす。

第３図はタイミング表示モードによる表示画面を示す図
であり、第２図パの論理回路（被測定回路）の入力信号
のタイミング波形、第２図の回路の論理ｆ４算式、及び
この論理演算式に基づいて第２１Ａの入力信号を演算し
て得た信号のタイミング波形（即ち、第２図の被測定回
路の予想出力信Ｉ；）を示している。第３図の表示を更
に詳しく説明すると、最上段の四角で囲ったＰＡＧＥ＝
ＣＡＬは、現表示が校正表示（或いは模擬表示）である
ことを示し、左端の四角で囲ったＡ６〜Ａ１はキーボー
ド３０を介して選択したプローブｌ０Ａ（即ち、アルフ
ァベットによってプローブＩＯＡ〜ＩＯＤの何れが選択
されているかを示す）のチップ番号（即ち１選択された
チャンネル番号）を示し、同じく左端の番号１〜６は表
示画面のチャンネル番号を示す、したがって、画面の最
上段から６番目までのチャンネルのタイミング波形は、
人々＆ｇ２図の入力端子６〜ｌに入力され且つプローブ
１０Ａのチップ６〜１から夫々取り込まれた） ４ｉ’　”ｙのタイミング波形を示す、尚、入力端子６
〜ｌとプローブＩＯＡのチップの対応関係（即ち、接続
関係）は、オペレータがキーボード３０から人力して指
定する。−右側の木木印の右側は上述の論理演算式を表
し、下側の木木印の右側のタイミング波形は上段の演算
式に基づいて演算した信号のタイミング波形である。

このように、本発明に係るロジック・アナライザに、被
測定回路の演算式をキーボード３０かも入力し、更に被
測定回路への入力信号を入力すれば、被測定回路の出力
信号のタイミング波形を予測できる。更に、後述するよ
うに、被測定回路の動作が正常でない場合には、本発明
に係るロジック・アナライザの出力を次段の被測定回路
の入力信号として用いることができるので１本発明に係
るロジック・アナライザは、パターン・ジェネレータと
しても使用することができる。

第４図は、第３図に示した表示の外に、第２図の被測定
回路の出力を実際にロジック・アナライザに入力し、そ
のタイミング波形を、同時に表示占１．。

した図である。第４図と第３図の相違点は、第４図では
、表示画面の左端下方の第７チヤンネル及び四角で囲っ
たＡ７の右側に、第２図の被測定回路の出力信号のタイ
ミング波形を示したことである。尚、このＡ７は、プロ
ーブＩＯＡの第７番目のチップを示し、このチップに入
力した信号を、オペレータの指示により第７チヤンネル
として表示している。即ち、第４図の場合、第２図の入
力端子７の出力をプローブＩＯＡの第７番目のチップか
ら取り込み、そのタイミング波形を第７チヤンネル信号
として表示している。第４図の表示画面では、被測定回
路の出力信号波形は、上段の演算式に基づいた演算結果
と同様であり、被測定回路は正常に動作していることを
示している。このように、オペレータは、被測定回路の
出力信号のタイミング波形を、演算結果に基づくタイミ
ング波形と簡単に比較できるので、被測定回路の動作の
正常或いは異常を極めて簡単に判断することができる。

第５図は、ＣＲＴ３４　（第１図）に表示されるステー
ト・テーブル（ステート表示モードを選択した場合）を
示す図であり、第３図及び第４図にボした表示の一部を
表示している。第５図において、最上段の木木印は第３
図及び第４図で説明した演算式、２段目の数字１〜７は
信号チャンネル番号（本実施例の場合、チャンネル番号
とプローブのチップ番号は一致している）、同じく２段
目の木木印は演算結果を示す欄、画面の左端の番号０〜
１３はＲＡＭ２８の第１或・いは第２領域のアドレス番
号を示す。即ち、第５図のテーブルは、プローブＩＯＡ
のチップ１〜７を介してＲＡＭ２８の第１或いは第２領
域のアドレス０〜１３に記憶されている入力信号の論理
レベルを示すと共に、被測定回路の演算式（最上段の＊
＊印の右側）に基づく出力の予測結果（右端の零本欄）
を示しているので、実際の結果と予測結果の定量的な比
較ができる。尚、第５図において、被測定回路の出力信
号と右端の木木欄の予測結果が異なる場合、その部分の
表示を制御（例えば、輝度変調、白黒反転、口で囲む等
）するようにすれば、オペレータの注意を引けるという
効果がある。このためには、ＲＯＭ２６内のファームウ
ェアに、例えば、被測定回路の出力信号と、演算式に基
づく予測結果との排他的論理和演算を行う比較機能を持
たせればよい、第５図に示すステート表示モードは、例
えば、入力信号のパルス幅が非常に狭く、第３図及び第
４図に示したタイミングモードでは、実際の測定波形と
演算結果に基づく予測波形との比較が容易でない場合に
有効である。

ところで、第２図に示した被測定回路では、Ｄフリップ
・フロップ４２及び４６のクロック端に印加される信号
は、入力端子６及び５のロジック信号より位相が遅れて
いる（即ち、アンド回路４０及び４８の入出力間に位相
ずれ（所謂スキュー）がある）、この位相により、たと
え被測定回路か正常に動作していたとしても、実際の出
力信号と演算結果が異なる場合が生ずるのでこの位相ず
れを補償して演算する必要がある。

このため、本発明では、ソフトウェアによるスキュ一対
策と、ハードウェアによるスキュ一対策（第７図）とを
講じている。−先ず、ソフトウェアによるスキュ一対策
を説明する。

第６図は、本発明に係るソフトウェアによるスキュ一対
策を説明するために、ＲＡＭ２８のＣＰＵ・ＲＡＭの記
憶領域区分及びＣＰＵ−ＲＡＭの第１領域の一部分を模
型的に表わした図である。

第６図において、左側の００００〜０１００，０１０１
〜ＦＦＦＦはＲＡＭ２８のアメレスを示し、ＣＰＵ拳Ｒ
ＡＭには、第１領域（第１記憶手段）、第２領域（第２
記憶手段）、演算式領域、フラッグ領域、スキュー領域
等がある。ソフトウェアによるスキューを行うためには
、前述した本発明によるロジック信号の測定及び演算の
ためのステップ（１）〜（９）の一部分を次のように変
更する必要がある。即゛ち、ステップ（７）の次に、 ＠’（７’）キーボード３０から各チャンネルの位相ず
れ（スキュー情報）をクロック数で表わしく各素子のス
キューはカタログ又は実測で得ら［１ れ、クロック周期とクロック数の積で表される）、その
値をＲＡＭ２８のＣＰＵ＠ＲＡＭのスキュー領域に記憶
する。」 のステップを挿入し、ステップ（８）及び（９）を夫々
次のＣ３）（９）に変更する。

ｆ’（８）ＣＰＵ２４は、ＲＡＭ２８のＣＰＵ拳ＲＡＭ
に記憶されている演算式を構文解析し、その解析結果及
びスキュー情報により、必要に応じてビット数をずらし
てデータを第１領域から読み出し、ＲＯＭ２６に記憶し
たサブルーチンにより演算を行い、その結果をＲＡＭ２
ｇのＣＰＵ−ＲＡＭの第２領域に記憶する。Ｊ Ｖ　（９）演算式、スキュー情報、及び第２領域のデー
タをフォントとして表示ＲＡＭ領域に記憶する。ｊ 尚、入力信号を取り込むクロック信号の周期は、考慮す
る位相ずれ（スキュ一時間）より短くなければならない
。

第６図では、説明を簡単にするため、第１領域のアドレ
スの内、アドレス０１００及び０１０１を例示している
。アドレス０１００及び０１０１のＡ７〜ＡＯは、選択
されたプローブＩＯＡのチップ７〜０から同一クロック
信号の異な、る時点（但し、連続している）で取り込ん
だロジック信号を記憶する記憶部分である。第２図に示
した被測定回路の場合、説明を簡単にするため、アンド
回路４０及び４８の入出力間の位相のずれ（位相遅れ）
を１クロック周期と仮定し、演算は上述したアドレス０
１００及び０１０１のデータに基づいて行う場合につい
て説明する。オペレータは、予めキーボード３０からス
キュー情報（ｌクロック周期に対応した情報）をＲＡＭ
２８のＣＰＵ・ＲＡＭのスキュー領域に記憶させる。Ｃ
ＰｔＪ２４は、既に記憶しである演算式を構文解析し、
その結果に基づいてｏｔｏｉのＡ６及びＡ５のデータの
論理積の演算を行う。次に、その結果をＣＰＵ・ＲＡＭ
の一時記憶回路に記憶し、記憶した内容に基づいてアド
レス０１００のＡ１のデータをラ　　　゛ツチし、その
結果を上記ＣＰＵ・ＲＡＭの一時記憶回路に記憶する。

同様に、アドレス０１０１のＡ４及びＡ３のデータの論
理積演算を行い、その結果をＣＰＵ＠ＲＡＭの一時記憶
回路に記憶し、記憶した内容に基づいてアドレス０１０
０のＡ２のデータをラッチし、その結果を上記一時記憶
回路に記憶する。尚、位相ずれを考慮する必要のないデ
ータについては、同一アドレス内のデータを読み出して
演算すればよい。このように、被測定回路に入出力間の
位相ずれがある場合、スキュー情報をキーボード３０か
ら入力することにより、ソフトウェアにより位相ずれを
補償して正しい論理演算を行うことができる。

第７図は、本発明の他の実施例のブロック図である。第
７図に示した実施例は、第１図のブロックに、ハード的
にスキュ一対策を行うための可変遅延手段６０、及びＲ
ＡＭ２８のＣＰＵ・ＲＡＭの第２領域のデータを外部に
出力するために用いる緩衝手段Ｃ２を追加したものであ
る。可変遅延ｒ段６０及び緩衝手段６２以外のブロック
については、第１図で既に説明したので、同一番号を付
して説明を省略する。

第８図は、第７図の可変遅延゛手□段６０の具体例を示
す図である。尚、第７図に示した可変遅延手段は、入力
信号の各チャンネル毎に（即ち、プローブの各チップに
対応させて）設ける必要がある。

第８図において、マルチプレクサ６４は、データ入力端
ＤＯ−０５．出力端６４Ａ、及びバス２０に接続した制
御端６４Ｂを有する。データ入力端Ｄ５は、遅延線６８
を介して入力端子６６に接続し、出力端Ｄｏは、データ
入力端子６６に直結し、他のデータ入力端Ｄ１〜Ｄ４は
、遅延線６８の所定のタップ（中間接続点）に接続して
いる。

尚、入力端子６６及び出力端子７０は、夫々第７図の比
較器１２及びデータ用記憶回路１４に接続している。マ
ルチプレクサ６４は制御端６４Ｂに印加される制御信号
に従い、データ入力端ＤＯ〜Ｄ５の何れ゛かを選択して
出力端６４Ａに接続し、信号の遅延時間を制御する。尚
、オペレータが、キーボード３０から、スキュー情報（
位相ずれ情報）を入力することは、上述したソフトウェ
アに１ よるスキュ一対策の場合と同様である。又、マルチプレ
クサ６４は、制御信号をラッチする機能を有することが
望ましい。

第７図の緩衝手段６２は、上述したように、ＲＡＭ２８
のＣＰＵ−ＲＡＭの第２領域のデータを外部に出力する
ために設けたものである。したがって、緩衝手段６２を
設けることにより、本発明に係るロジック・アナライザ
をパターンジェネレイタ−として利用することができる
。尚、緩衝子ｔ２６２を単なる緩衝増幅器とすれば、Ｃ
ＰＵ・ＲＡＭに記憶したデータを、ＣＰＵクロック（上
述したように１例えば４　Ｍ　Ｈｚ　）でしか出力でき
ないが、緩衝手段６２に高速記憶回路と緩衝増幅器を設
ければ、ＣＰＵクロックでｃＰＵΦＲＡＭからデータを
転送し、所望クロック周波数（オペレータがキーボード
３０から入力する）で出力することができる。しかし、
緩衝手段６２に高速記憶回路と緩衝増幅器を設ければ、
用途を拡大できるか、製作費が高くなる欠点がある。尚
、緩衝手段６２には、ＲＡＭ２８のＣＰＵ＠ＲＡＭの第
２領域の演算結果だけでなく、第２領域に取り込んだデ
ータを転送するようにしてもよい。このように１本発明
に係るロジック・アナライザは、ある被測定回路の動作
が正常でない場合、ロジック・アナライザの出力（即ち
、緩衝手段６２の出力）を次段の被測定回路に印加する
パターンジェネレイタとして使用することができる。勿
論、被測定回路の動作の正常拳異常に拘らず、所望の論
理演算式ヲロジック・アナライザに記憶させ、所定の入
力信号を入力して、本発明に係るロジック・アナライザ
を単独のパターンジェネレイタとしても利用することが
できる。

第９図は、本発明に係る他の実施例であるグルービング
（ＧＲＯＵＰＩＮＧ）のメニューを示す図である。第９
図において、表示画面の左側の０１〜Ｇ４は夫々グルー
プ番号であり、四角で囲ったＯＮは該当するグループ番
号が使用されていることを示し、同じく四角で囲ったＯ
ＦＦは該当するグループ番号が使用されていないことを
示す。更に、最上段のＦ〜０は１６進数で表示した各グ
ループ内の信号番号、大きな四角で囲ったＡｔ、Ｂ２、
Ｃ４、Ｄ３等はプローブのチップ番号を示す（即ち、ア
ルファベットでプローブを、数字でチップ番号を示す）
。グループ分けは、オペレータがキ−ボード３０から指
示し、グループ分けしたプローブ及びチップに関する情
報は、ＲＡＭ２８のＣＰＵ−ＲＡＭのフラッグ領域に記
憶される。グルーピングを用いれば、異なったプローブ
のチップに入力される信号を自由に選択（重複も可）し
てグループ分けできるので、ファームウェアの制約によ
り、限られたチャンネルからの信号しか演算できない場
合に有効である。更に、グループ分けをすれば、ステー
ト・テーブル表示の場合に便利である。更に又、特定の
プローブを被測定回路の特定箇所に接続しなければなら
ないという制約が緩和されるので、測定が容易になると
いう効果もある。

第１Ｏ図乃至第１４図は、ＲＯＭ２６に記憶されている
ロジック演算のサブルーチンのフローチャートを例示し
たものであり、第１０図は論理積、第１１図は論理和、
第１２図は一方のデータのケ１ニリで他方のデータをラ
ッチする論理演算、ｐ　１３図は一方のデータの立下り
で他方のデータをラッチする論理演算、第１４図は排他
的論理和演算を示す。第１０図において、 ステップ（７４）：テーブルを一時記憶回路Ｘに記憶す
る。

ステップ（７６）：データＢを一時記憶回路Ｙに記憶す
る。

ステップ（７ｇ）ニ一時記憶回路Ｘ及びＹに記憶されて
いるデータが共に１かどうかを判断し、共に１であれば
ステップ（８０）に行き、共に１でなければステップ（
８２）に行く。

ステップ（８０）ニ一時記憶回路Ｚに１を記憶して終了
する。

ステップ（８２）ニ一時記憶回路Ｚに０を記憶して終了
する。

第１１図において、 ステップ（８４）：テーブルを一時記憶回路Ｘに記憶す
る。　　　　　　　ｌ、 ステップ（８６）：データＢを一時記憶回路Ｙに記憶す
る。

ステップ（８ｇ）ニ一時記憶回路Ｘ及びＹに記憶されて
いるデータが共に０かどうかを判断し、共に０であれば
ステップ（９０）に行き、共に０てなければステップ（
９２）に行く。

ステップ（９０）ニ一時記憶回路Ｚに０を記憶して終了
する。

ステップ（９２）ニ一時記憶回路Ｚに１を記憶して終で
する。

第１２図において。

ステップ（９４）：テーブルを一時記憶回路Ｘに記憶す
る。

ステップ（９６）：テーブルの次のアドレスの内容を一
時記憶回路Ｙに記憶する。

ステップ（９８）ニ一時記憶回路Ｘの内容がＯで目一つ
一時記憶回路Ｙの内容が１かどうかを判断し、そうでな
ければ（ＮＯ）ステップ（１００）に行き、そうであれ
ば（ＹＥＳ）ステップ（１０２）に行く。

ステップ（１００）ニ一時記憶回路Ｙの内容を時記憶回
路Ｘに記憶してステップ（９６）に戻る。

ステップ（１０２）−ニ一時記憶回路Ｙ内のデータＡの
アドレスに対応するデータＢを一時記憶回路Ｚに記憶し
て終了する。

第１３図において、 ステップ（１０４）：テーブルを一時記憶回路Ｘに記憶
する。

ステップ（１０６）：テーブルの次のアドレスの内容を
一時記憶回路Ｙに記憶する。

ステップ（１０８）ニ一時記憶回路Ｘの内容が１で且つ
一時記憶回路Ｙの内容がＯかどうかを判断し、そうであ
れば（ＮＯ）ステップ（１１０）へ行き、そうでなけれ
ば（ＹＥＳ）ステップ（１１２）へ行く。

ステップ（１１０）ニ一時記憶回路Ｙの内容を一時記憶
回路Ｘに記憶してステップ（１０６）へ行く・ ステップ（１１２）ニ一時記憶回路Ｙ内のデータＡのア
ドレスに対応するデータＢを一時記憶回路Ｚに記憶して
終了する。

第１４図において、 ステップ（１１４）：テーブルを一時記憶回路Ｘに記憶
する。

ステップ（１１６）：データＢを一時記憶回路Ｙに記憶
する。

ステップ（１１８）ニ一時記憶回路ＸとＹの内容が異な
るかを判断し、異なればステップ（１２０）へ行き、同
じであればステップ（１２２）へ行く。

ステップ（１２０）ニ一時記憶回路Ｚに１を記憶して終
了する。

ステップ（１２２）ニ一時記憶回路Ｚに０を記憶して終
了する。

以上、論理演算のフローチャートを例示したが、この外
にも、ＮＡＮＤ、ＮＯＲ，Ｒ−３フリツプ・フロップ、
Ｔ−フリップ・フ、ロツフ、ＪＫ−フリップ・フロップ
、リセット、位相反転等の論理演算のフローチャートも
同様に考えることかでき、る０以上説明したように、本
発明に係るロジック・アナライザは、論理演算機能を有
するので、被測定回路に入力される信号を印加すること
により被測定回路の出力を予想でき、更に、論理演算結
果を被測足回路からの実際の出力と比較し、比較結果を
表示できるという特徴を有する。

更に、本発明に係るロジック・アナライザは、被測定回
路に入出力間の位相のずれがある場合、位相ずれを考慮
して演算を行えるという特徴を有する。更に又、本発明
に係るロジック・アナライザは、パターン・ジェネレー
タとしても利用できるという特徴を有する。

以上、本発明の好適実施例を説明したが、本明細書に挙
げた実施例の変形・変更は当業者にとって容易である０
例えば、ｆｓ７図の緩衝手段６２として、本出願人に係
る特願昭５５−１７８０５号（特開昭５６−１１５０２
６号）の第４図に開示した位相遅延回路を用いてもよい
。

【図面の簡単な説明】

第１図は本発明に係るロジック中アナライザ（第１実施
例）のブロック図、第２図は本発明を説明するための被
測定回路の一具体回路図、第３図乃至第５図は夫々本発
明を説明するための表示装置の表示画面図、第６図は本
発明を説明するための記憶回路の記憶領域区分等を模型
的に表わした図、第７図は本発明に係る他のロジック・
アナライザ（第２実施例）のブロック図、第８図は第７
図の１ブロツクの一具体図、第９図は本発明の他の実施
例を説明するための表示装置の表示図、第１０乃至第１
４図は夫々本発明に用いる演算式のフローチャート図で
ある。 ２４：ＣＰＵ（演算手段） ２８：ＲＡＭ（記憶手段） ３４：ＣＲＴ（表示手段） 特許出願人　ソこ−・テクトロニクス株式会社代理人　
弁理士　森崎俊明 第２図 第３図 第４図 第５図 第１０図　　　　　　　　　第１１８ −３６１− 第１２図 第１３図 第１４図

Claims (1)

【特許請求の範囲】
1. ＋（張クチヤンネルの入力ロジック信号を記憶する第ｌ
   記憶手段と、該＠ｌ記憶手段に記憶されたロア・ツク信
   号のうち選択されたチャンネルの論理病’ｓＪを行う演
   算手段と、該演算手段の演算結果を記憶する第２記憶手
   段と、上記第１及び第２記憶手段の記ｔｅ内容を選択的
   に表示する表示手段とを具んたロジック・アナライザ。