JPS58216962A - ロジツク・アナライザ - Google Patents
ロジツク・アナライザInfo
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- JPS58216962A JPS58216962A JP9657083A JP9657083A JPS58216962A JP S58216962 A JPS58216962 A JP S58216962A JP 9657083 A JP9657083 A JP 9657083A JP 9657083 A JP9657083 A JP 9657083A JP S58216962 A JPS58216962 A JP S58216962A
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- Japan
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- glitch
- ram
- data
- logic
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/25—Testing of logic operation, e.g. by logic analysers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の利用分野
本発明は人力ロジック信号をステート表示モードにより
表示するロジック・アナライザに関する。
表示するロジック・アナライザに関する。
発明の背景
種々の電子機器（二おいて、マイクロプロセッサ及びコ
ンピュータ技術の発展（二伴い、ロジック技術が一般化
してきた。ロジック技術を用いた電子機器の開発、調整
及び故障修理を行なうための測定器にはオシロスコープ
、ロジック・プローブ及びロジック・アナライザ（論理
分析器）等がある。特（二ロジック・アナライザは、複
数チャン乞 ネルの入力ロジック信号（データ）＃ランダム・アクセ
ス・メモリ（ＲＡＭ）等の記憶手段（二記憶し、この記
憶手段（−記憶されたデータを陰極線管（ＣＲＴ）等の
表示手段（−表示するため、トリが信号発生以前のデー
タを測定できるので、ロジック技術を用いた電子機器の
測定器に最適である。
ンピュータ技術の発展（二伴い、ロジック技術が一般化
してきた。ロジック技術を用いた電子機器の開発、調整
及び故障修理を行なうための測定器にはオシロスコープ
、ロジック・プローブ及びロジック・アナライザ（論理
分析器）等がある。特（二ロジック・アナライザは、複
数チャン乞 ネルの入力ロジック信号（データ）＃ランダム・アクセ
ス・メモリ（ＲＡＭ）等の記憶手段（二記憶し、この記
憶手段（−記憶されたデータを陰極線管（ＣＲＴ）等の
表示手段（−表示するため、トリが信号発生以前のデー
タを測定できるので、ロジック技術を用いた電子機器の
測定器に最適である。
ロジック・アナライザには２つの表示モードがあり、そ
の１つはロジック信号を信号波形として表示するタイミ
ング表示モードであり、他の１つは記憶したデータを２
進、８進、１６進法等のワードとして文字（数字を含む
）で表示するステート表示モードである。特にステート
表示モードでは表示領域と文字の大きさの関係で記憶手
段に記憶された全データを表示することができず、記憶
手段の選択されたアドレス範囲のデータのみを表示して
いる。
の１つはロジック信号を信号波形として表示するタイミ
ング表示モードであり、他の１つは記憶したデータを２
進、８進、１６進法等のワードとして文字（数字を含む
）で表示するステート表示モードである。特にステート
表示モードでは表示領域と文字の大きさの関係で記憶手
段に記憶された全データを表示することができず、記憶
手段の選択されたアドレス範囲のデータのみを表示して
いる。
従来のロジック・アナライザは種々の機能を具えており
、その１つの機能としてグリッチ（０−げ状の幅の狭い
パルス信号であり、ロジック回路の動作に悪影響を及ぼ
す）の検出がある。入力ロジック信号を記憶手段に記憶
する際のクロック周波数を高くすればグリッチを検出で
きるが、記憶手段の特性等によりクロックの最高周波数
には制限があるため、一般（二はラッテ回路等のロジッ
ク回路で構成されたグリッチ検出器（二よりグリッチを
検出していた。検出されたグリッチはタイミング表示モ
ードにおいて１ビット幅のパルスとして表示していた（
グリッチの表示は輝度変調される場合もある）。しかし
、従来のロジック・アナライザでは、ヌテート表示モー
ドのデータ表示（−おいてグリノ・テが表示されないた
め、表示されたデータがグリッチを含まない完全なデー
タか否、か判断できなかった。
、その１つの機能としてグリッチ（０−げ状の幅の狭い
パルス信号であり、ロジック回路の動作に悪影響を及ぼ
す）の検出がある。入力ロジック信号を記憶手段に記憶
する際のクロック周波数を高くすればグリッチを検出で
きるが、記憶手段の特性等によりクロックの最高周波数
には制限があるため、一般（二はラッテ回路等のロジッ
ク回路で構成されたグリッチ検出器（二よりグリッチを
検出していた。検出されたグリッチはタイミング表示モ
ードにおいて１ビット幅のパルスとして表示していた（
グリッチの表示は輝度変調される場合もある）。しかし
、従来のロジック・アナライザでは、ヌテート表示モー
ドのデータ表示（−おいてグリノ・テが表示されないた
め、表示されたデータがグリッチを含まない完全なデー
タか否、か判断できなかった。
モード（−おいてグリッチを含んだデータを識別できる
ロジック・アナライザの提供にある。
ロジック・アナライザの提供にある。
発明の概要
本発明のロジック・アナライザによれば、グリッチ検出
手段（二より入力ロジック回路からグリッチを検出し、
文字表示制御手段（二よりグリッチを含む入力信号の文
字の表示を制御している。
手段（二より入力ロジック回路からグリッチを検出し、
文字表示制御手段（二よりグリッチを含む入力信号の文
字の表示を制御している。
この文字の表示の制御は、例えば白黒反転（輝度反転）
、輝度変調、下線を引く等により行なう。
、輝度変調、下線を引く等により行なう。
発明の実施例
以下、本発明の好適な実施例を添付図を参照して説明す
る。
る。
第１図は本発明の一実施例のブロック図である。プロー
ブ１０は８個のチップを有し、８チヤンネルの人力ロジ
ック信号を被測定回路から検出する。プローブ１０から
の８チヤンネルのロジック信号は比較器及びグリッチ検
出器１２に供給され、比較器により入力ロジック信号の
レベルは第１図の各ブロック（−適したロジック系（例
えばＴＴＬ系）Ｃ−変換され、高速ＲＡＭ等で構成され
たデータ用記憶回路１４、並び（ニワード・リコグナイ
ザ（所定のワードを検出する回路）及びカウンタ等で構
成されたトリが回路１６に供給される。
ブ１０は８個のチップを有し、８チヤンネルの人力ロジ
ック信号を被測定回路から検出する。プローブ１０から
の８チヤンネルのロジック信号は比較器及びグリッチ検
出器１２に供給され、比較器により入力ロジック信号の
レベルは第１図の各ブロック（−適したロジック系（例
えばＴＴＬ系）Ｃ−変換され、高速ＲＡＭ等で構成され
たデータ用記憶回路１４、並び（ニワード・リコグナイ
ザ（所定のワードを検出する回路）及びカウンタ等で構
成されたトリが回路１６に供給される。
またブロック１２内のグリッチ検出器（手段）は入力ロ
ジック信号からグリッチを検出し、高速ＲＡＭ等で構成
されたグリッチ用記憶回路１８に供給する。ブロック１
４，１６．１８はバス２゜（データ、アドレス及び制御
バスを含む）（二接続されている。スタート／ストップ
制御回路２２はバス２０からの命令により記憶回路１４
及び１８の記憶動作を開始させ、この記憶動作をトリガ
回路１６からの出力に応じて停止させる。中央処理装置
（ＣＰＵ）２４は例えば市販のＺ８０Ａ型マイクロプロ
セッサであり、文字表示制御手段等の種々の処理手段と
して動作する。読出し専用メモリ（ＲＯＭ）２６はＣＰ
Ｕ２４のデータ処理内容を記憶するファームウェア用の
記憶回路であり、記憶手段であるＲＡＭ２８はＣＰＵ２
４の一時記憶回路として動作すると共（−表示ＲＡＭ領
域も含んでいる。これらＲＯＭ２６及びＲＡＭ２８もバ
ス２０に接続される。キーボード３０は複数のギーを有
し、カーソル位置の制御、検索モード（二おける検索す
る現象の入力、及びその他の制御及び入力に用いられ、
バス２０（二接続される。よってキーボード３０は入力
手段及びカーソル制御手段として動作する。表示制御回
路３２はバス２０（−接続されＲＡＭ２８の表示ＲＡＭ
領域のデータに基づいて、輝度信号、水平及び垂直走査
信号を発生して、表示手段であるラスク走査型ＣＲＴ３
４にデータを表示する。クロック・パルス発生器３６は
バス２０からの命令（一応じた周波数のクロック・パル
スをブロック１４，１６．１８等（二供給する。尚、ブ
ロック２４，２６，２８．３０のクロック周波数は例え
ば４ＭＨｚ（ＣＰＵ２４がＺ８０Ａの場合）で固定であ
る。
ジック信号からグリッチを検出し、高速ＲＡＭ等で構成
されたグリッチ用記憶回路１８に供給する。ブロック１
４，１６．１８はバス２゜（データ、アドレス及び制御
バスを含む）（二接続されている。スタート／ストップ
制御回路２２はバス２０からの命令により記憶回路１４
及び１８の記憶動作を開始させ、この記憶動作をトリガ
回路１６からの出力に応じて停止させる。中央処理装置
（ＣＰＵ）２４は例えば市販のＺ８０Ａ型マイクロプロ
セッサであり、文字表示制御手段等の種々の処理手段と
して動作する。読出し専用メモリ（ＲＯＭ）２６はＣＰ
Ｕ２４のデータ処理内容を記憶するファームウェア用の
記憶回路であり、記憶手段であるＲＡＭ２８はＣＰＵ２
４の一時記憶回路として動作すると共（−表示ＲＡＭ領
域も含んでいる。これらＲＯＭ２６及びＲＡＭ２８もバ
ス２０に接続される。キーボード３０は複数のギーを有
し、カーソル位置の制御、検索モード（二おける検索す
る現象の入力、及びその他の制御及び入力に用いられ、
バス２０（二接続される。よってキーボード３０は入力
手段及びカーソル制御手段として動作する。表示制御回
路３２はバス２０（−接続されＲＡＭ２８の表示ＲＡＭ
領域のデータに基づいて、輝度信号、水平及び垂直走査
信号を発生して、表示手段であるラスク走査型ＣＲＴ３
４にデータを表示する。クロック・パルス発生器３６は
バス２０からの命令（一応じた周波数のクロック・パル
スをブロック１４，１６．１８等（二供給する。尚、ブ
ロック２４，２６，２８．３０のクロック周波数は例え
ば４ＭＨｚ（ＣＰＵ２４がＺ８０Ａの場合）で固定であ
る。
入力ロジック信号を記憶する場合、まずキーボード３０
によりクロック周波数、トリが・ワード、及びトリガ遅
延クロック数の設定を行なう。
によりクロック周波数、トリが・ワード、及びトリガ遅
延クロック数の設定を行なう。
これら設定データはバス２０及びＣＰＵ２４を介してＲ
ＡＭ２８の第１領域（−記憶される（ＲＡＭ２８の内容
を示す第２図参照）と共Ｃ二、トリガ回路１６及びクロ
ック・パルス発生器３６をセットする。次にキーボード
３０から書込み開始（スタート）命令がバス２０及びＣ
ＰＵ２４を介し°Ｃスタート／ヌストップ御回路２２（
二供給されると、この回路２２はデータ用記憶回路１４
及びグリ。
ＡＭ２８の第１領域（−記憶される（ＲＡＭ２８の内容
を示す第２図参照）と共Ｃ二、トリガ回路１６及びクロ
ック・パルス発生器３６をセットする。次にキーボード
３０から書込み開始（スタート）命令がバス２０及びＣ
ＰＵ２４を介し°Ｃスタート／ヌストップ御回路２２（
二供給されると、この回路２２はデータ用記憶回路１４
及びグリ。
テ用記憶回路１８を書込みモードとし、書込み動作を開
始させる。上述の如くプローブ］０からの入力ロジック
信号のうちデータ成分及びグリッチ成分はブロック１２
を介して夫々記憶回路１４及び１８の異なるアドレス（
二順次記憶される。尚、記憶回路１４及び１８のアドレ
スはアドレス発生器（図示せず）からのアドレス信号に
より指定される。記憶回路１４及び１８のアドレスは各
クロック・パルス毎に互い（二対窓していることに留意
されたい。」二連の如くトリガ回路１６内のワード・リ
コグナイザが人力ロジック信号のデータ成分からトリガ
・ワードを検出後、カウンタが設定クロック数だけ計数
すると、出力信号を発生する。
始させる。上述の如くプローブ］０からの入力ロジック
信号のうちデータ成分及びグリッチ成分はブロック１２
を介して夫々記憶回路１４及び１８の異なるアドレス（
二順次記憶される。尚、記憶回路１４及び１８のアドレ
スはアドレス発生器（図示せず）からのアドレス信号に
より指定される。記憶回路１４及び１８のアドレスは各
クロック・パルス毎に互い（二対窓していることに留意
されたい。」二連の如くトリガ回路１６内のワード・リ
コグナイザが人力ロジック信号のデータ成分からトリガ
・ワードを検出後、カウンタが設定クロック数だけ計数
すると、出力信号を発生する。
この出力信号に応じて、スタート／ストップ制御回路２
２は記憶回路１４及び１８の書込み動作を停止させる。
２は記憶回路１４及び１８の書込み動作を停止させる。
よって被測定ロジック信号の記憶回路１４及び１８への
記憶が完了する。
記憶が完了する。
キーボード３０から表示命令が入力されると、ＣＰＵ２
４はＲＯ’Ｍ ２８のファームウェアに基づき、記憶回
路１４及び１８の記憶内容をＲＡＭ２８の第２及び第３
領域に夫々転送する。更にキーボード３０により表示モ
ード（タイミングまたはステート表示モード）の選択、
及び表示領域の選択（記憶した被測定ロジック信号のど
の部分を表示するかの選択）が行なわれ、選択された表
示モード及び表示領域情報がＲＡＭ２８の第１領域Ｃニ
バス２０及びＣＰＵ２４を介して記憶される。
４はＲＯ’Ｍ ２８のファームウェアに基づき、記憶回
路１４及び１８の記憶内容をＲＡＭ２８の第２及び第３
領域に夫々転送する。更にキーボード３０により表示モ
ード（タイミングまたはステート表示モード）の選択、
及び表示領域の選択（記憶した被測定ロジック信号のど
の部分を表示するかの選択）が行なわれ、選択された表
示モード及び表示領域情報がＲＡＭ２８の第１領域Ｃニ
バス２０及びＣＰＵ２４を介して記憶される。
以下、選択された表示モードをステート表示モードと仮
定する。ＲＯＭ２６のファームウェアに基づき、ＣＰＵ
２４は選択された表示領域に対応するＲＡＭ２８の第２
領域のデータ情報を文字のフ 。
定する。ＲＯＭ２６のファームウェアに基づき、ＣＰＵ
２４は選択された表示領域に対応するＲＡＭ２８の第２
領域のデータ情報を文字のフ 。
オント情報に変換すると共（−１第３領域のグリッチ情
報をアトリビュート情報に変換して、これらフォント及
びアトリビート情報をＲＡＭ２８の表示ＲＡＭ領域に記
憶する。表示制御回路３２は従来型式の回路であり、文
字記号の形状を記憶したＲＯＭ、この、ＲＯＭのパラレ
ル出力をシリアル信号に変換してＺ軸（輝度）信号（ニ
するシフト・レジスタ、垂直及び水平走査信号発生器を
含んでいる。表示制御回路３２はＲＡＭ２８の表示ＲＡ
Ｍ領域の内容を繰返し読出してＣＲＴ３４にロジック・
ステートを第３図に示す如く表示する。
報をアトリビュート情報に変換して、これらフォント及
びアトリビート情報をＲＡＭ２８の表示ＲＡＭ領域に記
憶する。表示制御回路３２は従来型式の回路であり、文
字記号の形状を記憶したＲＯＭ、この、ＲＯＭのパラレ
ル出力をシリアル信号に変換してＺ軸（輝度）信号（ニ
するシフト・レジスタ、垂直及び水平走査信号発生器を
含んでいる。表示制御回路３２はＲＡＭ２８の表示ＲＡ
Ｍ領域の内容を繰返し読出してＣＲＴ３４にロジック・
ステートを第３図に示す如く表示する。
第３図はステート表示モード（−おいて、検索する現象
がワードの場合のＣＲＴ ３４の表示例である。尚、図
において枠で囲まれている表示は白黒の反転を意味し、
これはＲＡＭ２８の表示ＲＡＭ領域（二記憶されたアト
リビュート情報により制御される。３行目のＡＯ乃至Ａ
７は各チャンネル番号を表わし、それら番号の下の表示
が夫々のチャンネルのデータである。表示の左側に縦方
向（二並んだ［１’、 １．、 ２・・・・１１，１
２ＪはＲＡ、Ｍ２Ｓの第２領域のアドレス番号である。
がワードの場合のＣＲＴ ３４の表示例である。尚、図
において枠で囲まれている表示は白黒の反転を意味し、
これはＲＡＭ２８の表示ＲＡＭ領域（二記憶されたアト
リビュート情報により制御される。３行目のＡＯ乃至Ａ
７は各チャンネル番号を表わし、それら番号の下の表示
が夫々のチャンネルのデータである。表示の左側に縦方
向（二並んだ［１’、 １．、 ２・・・・１１，１
２ＪはＲＡ、Ｍ２Ｓの第２領域のアドレス番号である。
これらチャンネル番号及びアドレス番号はＲＯＭ２６の
ファームウェアにより表示される。アドレス番号「８」
に表示された３本の横棒はキーボード３０により制御さ
れるカーソルである。即ち、キーボード３０によりステ
ート表示に対応するカーソル位置のアドレスが決定する
と、カーソル位置情報はパス２０及びＣＰＵ２４を介し
てＲＡＭ２８の第１領域（二記憶される。ｌ（０Ｍ２６
のファームウェアに基づき、ＣＰＵ ２４はカーソル位
置情報に応じてＲＡＭ２８の表示ＲＡＭ領域の対応する
アドレスにカーソルをフォント及びアトリビュート情報
として記憶する。よって表示制御回路３２が表示ＲＡＭ
領域を繰返し読出すと、ＣＲＴ３４にカーソルが表示さ
れる。
ファームウェアにより表示される。アドレス番号「８」
に表示された３本の横棒はキーボード３０により制御さ
れるカーソルである。即ち、キーボード３０によりステ
ート表示に対応するカーソル位置のアドレスが決定する
と、カーソル位置情報はパス２０及びＣＰＵ２４を介し
てＲＡＭ２８の第１領域（二記憶される。ｌ（０Ｍ２６
のファームウェアに基づき、ＣＰＵ ２４はカーソル位
置情報に応じてＲＡＭ２８の表示ＲＡＭ領域の対応する
アドレスにカーソルをフォント及びアトリビュート情報
として記憶する。よって表示制御回路３２が表示ＲＡＭ
領域を繰返し読出すと、ＣＲＴ３４にカーソルが表示さ
れる。
２行目の表示「ＷＤ二ｆｌ １，６１． ］、 Ｍｉ５
ｇ」はキーボード３０により入力されたサーチ・ワード
を示し、この情報はＲＡＭ２８の第１領域に記憶される
。左」−の表示ｒｓＲｃＨ−↑２ Ａｆｆ ｊはサーチ
・ワードの総数が２００個で、アドレス８のカーソル位
置以前（」一方）に２番目のサーチ・ワードがあること
を示している。もし、表示が［５ＲＣＨ−↓３／２Ｍ１
Ｂの場合は、カーソル位置以降（下方）に３番目のサー
チ・ワードがあることを示している。アドレス２及び５
のデータはサーチ・ワードであるので白黒反転されてい
る。
ｇ」はキーボード３０により入力されたサーチ・ワード
を示し、この情報はＲＡＭ２８の第１領域に記憶される
。左」−の表示ｒｓＲｃＨ−↑２ Ａｆｆ ｊはサーチ
・ワードの総数が２００個で、アドレス８のカーソル位
置以前（」一方）に２番目のサーチ・ワードがあること
を示している。もし、表示が［５ＲＣＨ−↓３／２Ｍ１
Ｂの場合は、カーソル位置以降（下方）に３番目のサー
チ・ワードがあることを示している。アドレス２及び５
のデータはサーチ・ワードであるので白黒反転されてい
る。
これはＣＰＵ２４がＲＡＭ２８の第２領域のデータとサ
ーチ・ワードとを比較する際（二、一致したアドレスＣ
二対応する文字情報のアトリピーートを制御すること（
二より行なう。
ーチ・ワードとを比較する際（二、一致したアドレスＣ
二対応する文字情報のアトリピーートを制御すること（
二より行なう。
第４図はステート表示モードにおいて検索する現象がグ
リッチの場合を示すＣＲＴ３４の表示例である。この表
示において、２進のデータのうち、白黒反転された部分
がグリッチを含んでおり、このグリッチはＲＡＭ２８の
第３領域のグリッチ情報がＣＰＵ ２４によりアトリビ
ュート情報に変換され、表示ＲＡＭ領域に記憶されるこ
とにより表示される。キーボード３０からグリッチ検索
命令が入力されると、ＣＰＵ２４はＲＯＭ２６のファー
ムウェアＣ二基づき、ｒＧＬＩＴｃＨｊ の文字情報を
表示ＲＡＭ領域に記憶させ、ＣＲＴ３４（二表示する。
リッチの場合を示すＣＲＴ３４の表示例である。この表
示において、２進のデータのうち、白黒反転された部分
がグリッチを含んでおり、このグリッチはＲＡＭ２８の
第３領域のグリッチ情報がＣＰＵ ２４によりアトリビ
ュート情報に変換され、表示ＲＡＭ領域に記憶されるこ
とにより表示される。キーボード３０からグリッチ検索
命令が入力されると、ＣＰＵ２４はＲＯＭ２６のファー
ムウェアＣ二基づき、ｒＧＬＩＴｃＨｊ の文字情報を
表示ＲＡＭ領域に記憶させ、ＣＲＴ３４（二表示する。
サーチ・ワードの検索と同様にＣＰＵ２４はＲＡＭ２８
の第３領域（二記憶されているグリッチの総数を計数し
、また、カーソル位置以前のグリッチの数も計数し、そ
れらの値を表示ＲＡＭ領域（二文字情報として記憶し、
ＣＲＴ ３４ｆ二表示する。尚、グリッチ検索の場合、
対応する同じアドレスの複数チャンネルにグリッチが在
存しても（表示の同じ時間軸上（−複数のグリッチが在
存しても）、１個のグリッチとして計数する。第４図の
場合、グリッチの総数が１２４個であり、アドレス１０
４のカーソル位置が７３番目のグリッチである。特（ニ
ステート表示モードの場合はタイミング表示モードと異
なり、グリッチ自体が表示されないので、グリッチを含
むデータを白黒反転することは有効である。グリッチを
含むアドレスの全データを白黒反転して表示してもよい
。
の第３領域（二記憶されているグリッチの総数を計数し
、また、カーソル位置以前のグリッチの数も計数し、そ
れらの値を表示ＲＡＭ領域（二文字情報として記憶し、
ＣＲＴ ３４ｆ二表示する。尚、グリッチ検索の場合、
対応する同じアドレスの複数チャンネルにグリッチが在
存しても（表示の同じ時間軸上（−複数のグリッチが在
存しても）、１個のグリッチとして計数する。第４図の
場合、グリッチの総数が１２４個であり、アドレス１０
４のカーソル位置が７３番目のグリッチである。特（ニ
ステート表示モードの場合はタイミング表示モードと異
なり、グリッチ自体が表示されないので、グリッチを含
むデータを白黒反転することは有効である。グリッチを
含むアドレスの全データを白黒反転して表示してもよい
。
第５図はステート表示モードにおいて、検索する現象が
グリッチの場合のＣＲＴ３４の他の表示例である。この
表示においてはデータが１６進法が表示されている点を
除けば、第４図とほぼ同様である。ＲＯＭ２６のファー
ムウェア（二基づき、ＣＰＵ２４はＲＡＭ２８の第２領
域に記憶されたデータを０．１，２．３チヤンネルと、
４゜５．６．７チヤンネルの２組に分け、１６進法に変
換している。表示３行目のｒＨＪは１６進法（Ｈｅｘａ
ｄｅｃｉｍａｌ ）表示であることを示している。
グリッチの場合のＣＲＴ３４の他の表示例である。この
表示においてはデータが１６進法が表示されている点を
除けば、第４図とほぼ同様である。ＲＯＭ２６のファー
ムウェア（二基づき、ＣＰＵ２４はＲＡＭ２８の第２領
域に記憶されたデータを０．１，２．３チヤンネルと、
４゜５．６．７チヤンネルの２組に分け、１６進法に変
換している。表示３行目のｒＨＪは１６進法（Ｈｅｘａ
ｄｅｃｉｍａｌ ）表示であることを示している。
発明の効果
」−述の如く本発明のロジック・アナライザによれば、
ステート表示モードのデータ表示Ｃ二おいて、各データ
がグリッチを含んでいるか否かを容易に判断できるので
、入力ロジック信号の測定が極めて容易となる。
ステート表示モードのデータ表示Ｃ二おいて、各データ
がグリッチを含んでいるか否かを容易に判断できるので
、入力ロジック信号の測定が極めて容易となる。
尚、上述は本発明の好適な実施例についてのみ説明した
が、当業者には本発明の要旨を逸脱することなく種々の
変形変更が可能なことが理解されよう。例えば、グリッ
チを検出した場合は、白黒反転の他に輝度変調、下線を
引く等の表示制御方法が利用できる。また、データの表
示の際には、スクロール・モードを利用してもよい。
が、当業者には本発明の要旨を逸脱することなく種々の
変形変更が可能なことが理解されよう。例えば、グリッ
チを検出した場合は、白黒反転の他に輝度変調、下線を
引く等の表示制御方法が利用できる。また、データの表
示の際には、スクロール・モードを利用してもよい。
第１図は本発明のロジック・アナライザの好適な一実施
例のブロック図、第２図は第１図の記憶手段２８の記憶
内容を示す図、第３乃至第５図は第１図の表示手段３４
の表示を示す図である。 ２４：文字表示制御手段 ２８：記憶手段 ３４：表示手段
例のブロック図、第２図は第１図の記憶手段２８の記憶
内容を示す図、第３乃至第５図は第１図の表示手段３４
の表示を示す図である。 ２４：文字表示制御手段 ２８：記憶手段 ３４：表示手段
Claims (1)
- 入力ロジック信号を記憶手段に記憶し、該記憶手段Ｃ二
記憶した上記入力ロジック信号を文字（二より表示手段
Ｃ二表示するロジック・アナライザＣ二おいて、上記入
力ロジック信号からグリッチを検出するグリッチ検出手
段と、上記グリッチを含む」−記入力ロジック信号の文
字の表示を制御する文字表示制御手段とを具えたことを
特徴とするロジック・アナライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096570A JPH0640110B2 (ja) | 1983-05-31 | 1983-05-31 | ロジツク・アナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096570A JPH0640110B2 (ja) | 1983-05-31 | 1983-05-31 | ロジツク・アナライザ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21411581A Division JPS58113863A (ja) | 1981-12-28 | 1981-12-28 | ロジツク・アナライザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58216962A true JPS58216962A (ja) | 1983-12-16 |
| JPH0640110B2 JPH0640110B2 (ja) | 1994-05-25 |
Family
ID=14168659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58096570A Expired - Lifetime JPH0640110B2 (ja) | 1983-05-31 | 1983-05-31 | ロジツク・アナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640110B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5181669A (ja) * | 1975-01-14 | 1976-07-17 | Iwatsu Electric Co Ltd | Torigashingohatsuseisochi |
| JPS5359474A (en) * | 1976-11-08 | 1978-05-29 | Hewlett Packard Yokogawa | Bridge detector |
-
1983
- 1983-05-31 JP JP58096570A patent/JPH0640110B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5181669A (ja) * | 1975-01-14 | 1976-07-17 | Iwatsu Electric Co Ltd | Torigashingohatsuseisochi |
| JPS5359474A (en) * | 1976-11-08 | 1978-05-29 | Hewlett Packard Yokogawa | Bridge detector |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0640110B2 (ja) | 1994-05-25 |
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