JPH0640110B2 - ロジツク・アナライザ - Google Patents

Description

【発明の詳細な説明】 発明の利用分野 本発明は入力ロジック信号をステート表示モードにより
表示するロジック・アナライザに関する。

発明の背景 種々の電子機器において、マイクロプロセッサ及びコン
ピュータ技術の発展に伴い、ロジック技術が一般化して
きた。ロジック技術を用いた電子機器の開発、調整及び
故障修理を行なうための測定器にはオシロスコープ、ロ
ジック・プローブ及びロジック・アナライザ（論理分析
器）等がある。特にロジック・アナライザは、複数チャ
ンネルの入口ロジック信号（データ）をランダム・アス
セス・メモリ（ＲＡＭ）等の記憶手段に記憶し、この記
憶手段に記憶されたデータを陰極線管（ＣＲＴ）等の表
示手段に表示するため、トリガ信号発生以前のデータを
測定できるので、ロジック技術を用いた電子機器の測定
器に最適である。ロジック・アナライザには２つの表示
モードがあり、その１つはロジック信号を信号波形とし
て表示するタイミング表示モードであり、他の１つは記
憶したデータを２進、８進、１６進法等のワードとして
文字（数字を含む）で表示するステート表示モードであ
る。特にステート表示モードでは表示領域と文字の大き
さの関係で記憶手段に記憶された全データを表示するこ
とができず、記憶手段の選択されたアドレス範囲のデー
タのみを表示している。

従来のロジック・アナライザは種々の機能を具えてお
り、その１つの機能としてグリッチ（ひげ状の幅の狭い
パルス信号であり、ロジック回路の動作に悪影響を及ぼ
す）の検出がある。入力ロジック信号を記憶手段に記憶
する際のクロック周波数を高くすればグリッチを検出で
きるが、記憶手段の特性等によりクロックの最高周波数
には制限があるため、一般にはラッチ回路等のロジック
回路で構成されたグリッチ検出器によりグリッチを検出
していた。検出されたグリッチはタイミング表示モード
において１ビット幅のパルスとして表示していた（グリ
ッチの表示は輝度変調される場合もある）。しかし、従
来のロジック・アナライザでは、ステート表示モードの
データ表示においてグリッチが表示されないため、表示
されたデータがグリッチを含まない完全なデータか否か
判断できなかった。

発明の目的 したがって、本発明の目的はステート表示モードにおい
てグリッチを含んだデータを識別できるロジック・アナ
ラジイの提供にある。

発明の概要 本発明のロジック・アナライザによれば、グリッチ検出
手段により入力ロジック信号からグリッチを検出し、文
字表示制御手段によりグリッチを含む入力信号の文字の
表示を制御している。この文字の表示の制御は、例えば
白黒反転（輝度反転）、輝度変調、下線を引く等により
行なう。

発明の実施例 以下、本発明の好適な実施例を添付図を参照して説明す
る。

第１図は本発明の一実施例のブロック図である。プロー
ブ１０は８個のチップを有し、８チャンネルの入口ロジ
ック信号を被測定回路から検出する。プローブ１０から
の８チャンネルのロジック信号は比較器及びグリッチ検
出器１２に供給され、比較器により入力ロジック信号の
レベルは第１図の各ブロックに適したロジック系（例え
ばＴＴＬ系）に変換され、高速ＲＡＭ等で構成されたデ
ータ用記憶回路１４、並びにワード・リコグナイザ（所
定のワードを検出する回路）及びカウンタ等で構成され
たトリガ回路１６に供給される。またブロック１２内の
グリッチ検出器（手段）入力ロジック信号からグリッチ
を検出し、高速ＲＡＭ等で構成されたグリッチ用記憶回
路１８に供給する。ブロック１４，１６，１８はバス２
０（データ，アドレス及び制御バスを含む）に接続され
ている。スタート／ストップ制御回路２２はバス２０か
らの命令により記憶回路１４及び１８の記憶動作を開始
させ、この記憶動作をトリガ回路１６からの出力に応じ
て停止させる。中央処理装置（ＣＰＵ）２４は例えば市
販のＺ８０Ａ型マイクロプロセッサであり、文字表示制
御手段等の種々の処理手段として動作する。読出し専用
メモリ（ＲＯＭ）２６はＣＰＵ２４のデータ処理内容を
記憶するファームウェア用の記憶回路であり、記憶手段
であるＲＡＭ２８はＣＰＵ２４の一時記憶回路として動
作すると共に表示ＲＡＭ領域も含んでいる。これらＲＯ
Ｍ２６及びＲＡＭ２８もバス２０に接続される。キーボ
ード３０は複数のキーを有し、カーソル位置の制御、検
索モードにおける検索する現象の入力、及びその他の制
御及び入力に用いられ、バス２０に接続される。よって
キーボード３０は入力手段及びカーソル制御手段として
動作する。表示制御回路３２はバス２０に接続されＲＡ
Ｍ２８の表示ＲＡＭ領域のデータに基づいて、輝度信
号、水平及び垂直走査信号を発生して、表示手段である
ラスタ走査型ＣＲＴ３４にデータを表示する。クロック
・パルス発生器３６はバス２０からの命令に応じた周波
数のクロック・パルスをブロック１４，１６，１８等に
供給する。尚、ブロック２４，２６，２８，３０のクロ
ック周波数は例えば４ＭＨｚ（ＣＰＵ２４がＺ８０Ａの
場合）で固定である。

入力ロジック信号を記憶する場合、まずキーボード３０
によりクロック周波数、トリガ・ワード、及びトリガ遅
延クロック数の設定を行なう。これら設定データはバス
２０及びＣＰＵ２４を介してＲＡＭ２８の第１領域に記
憶される（ＲＡＭ２８の内容を示す第２図参照）と共
に、トリガ回路１６及びクロック・パルス発生器３６を
セットする。次にキーボード３０から書込み開始（スタ
ート）命令がバス２０及びＣＰＵ２４を介してスタート
／ストップ制御回路２２に供給されると、この回路２２
はデータ用記憶回路１４及びグリッチ用記憶回路１８を
書込みモードとし、書込み動作を開始させる。上述の如
くプローブ１０からの入力ロジック信号のうちデータ成
分及びグリッチ成分はブロック１２を介して夫々記憶回
路１４及び１８の異なるアドレスに順次記憶される。
尚、記憶回路１４及び１８のアドレスはアドレス発生器
（図示せず）からのアドレス信号により指定される。記
憶回路１４及び１８のアドレスは各クロック・パルス毎
に互いに対応していることに留意されたい。上述の如く
トリガ回路１６内のワード・リコグナイザが入力ロジッ
ク信号のデータ成分からトリガ・ワードを検出後、カウ
ンタが設定クロック数だけ計数すると、出力信号を発生
する。この出力信号に応じて、スタート／ストップ制御
回路２２は記憶回路１４及び１８の書込み動作を停止さ
せる。よって被測定ロジック信号の記憶回路１４及び１
８への記憶が完了する。

キーボード３０から表示命令が入力されると、ＣＰＵ２
４はＲＯＭ２８のフアームウェアに基づき、記憶回路１
４及び１８の記憶内容をＲＡＭ２８の第２及び第３領域
に夫々転送する。更にキーボード３０により表示モード
（タイミングまたはステート表示モード）の選択、及び
表示領域の選択（記憶した被測定ロジック信号のどの部
分を表示するかの選択）が行なわれ、選択された表示モ
ード及び表示領域情報がＲＡＭ２８の第１領域にバス２
０及びＣＰＵ２４を介して記憶される。以下、選択され
た表示モードをステート表示モードと仮定する。ＲＯＭ
２６のファームウェアに基づき、ＣＰＵ２４は選択され
た表示領域に対応するＲＡＭ２８の第２領域のデータ情
報を文字のフォント情報に変換すると共に、第３領域の
グリッチ情報をアトリビュート情報に変換して、これら
フォント及びアトリビュート情報をＲＡＭ２８の表示Ｒ
ＡＭ領域に記憶する。表示制御回路３２は従来型式の回
路であり、文字記号の形状を記憶したＲＯＭ、このＲＯ
Ｍのパラレル出力をシリアル信号に変換してＺ軸（輝
度）信号にするシフト・レジスタ、垂直及び水平走査信
号発生器を含んでいる。表示制御回路３２はＲＡＭ２８
の表示ＲＡＭ領域の内容を繰返し読出してＣＲＴ３４に
ロジック・ステートを第３図に示す如く表示する。

第３図はステート表示モードにおいて、検索する現象が
ワードの場合のＣＲＴ３４の表示例である。尚、図にお
いて枠で囲まれている表示は白黒の反転を意味し、これ
はＲＡＭ２８の表示ＲＡＭ領域に記憶されたアトリビュ
ート情報により制御される。３行目のＡ０乃至Ａ７は各
チャンネル番号を表わし、それら番号の下の表示が夫々
のチャンネルのデータである。表示の左側の縦方向に並
んだ はＲＡＭ２８の第２領域のアドレス番号である。これら
チャンネル番号及びアドレス番号はＲＯＭ２６のファー
ムウェアにより表示される。アドレス番号「８」に表示
された３本の横棒はキーボード３０により制御されるカ
ーソルである。即ち、キーボード３０によりステート表
示に対応するカーソル位置のアドレスが決定すると、カ
ーソル位置情報はバス２０及びＣＰＵ２４を介してＲＡ
Ｍ２８の第１領域に記憶される。ＲＯＭ２６のファーム
ウェアに基づき、ＣＰＵ２４はカーソル位置情報に応じ
てＲＡＭ２８の表示ＲＡＭ領域の対応するアドレスにカ
ーソルをフォント及びアトリビュート情報として記憶す
る。よって表示制御回路３２が表示ＲＡＭ領域を繰返し
読出すと、ＣＲＴ３４にカーソルが表示される。

２行目の表示 はキーボード３０により入力されたサーチ・ワードを示
し、この情報はＲＡＭ２８の第１領域に記憶される。左
上の表示 はサーチ・ワードの総数が２００個で、アドレス８のカ
ーソル位置以前（上方）に２番目のサーチ・ワードがあ
ることを示している。もし、表示が の場合は、カーソル位置以降（下方）に３番目のサーチ
・ワードがあることを示している。アドレス２及び５の
データはサーチ・ワードであるので白黒反転されてい
る。これはＣＰＵ２４がＲＡＭ２８の第２領域のデータ
とサーチ・ワードとを比較する際に、一致したアドレス
に対応す文字情報のアトリビュートを制御することによ
り行なう。

第４図はステート表示モードにおいて検索する現象がグ
リッチの場合を示すＣＲＴ３４の表示例である。この表
示において、２進のデータのうち、白黒反転された部分
がグリッチを含んでおり、このグリッチはＲＡＭ２８の
第３領域のグリッチ情報がＣＰＵ２４によりアトリビュ
ート情報に変換され、表示ＲＡＭ領域に記憶されること
により表示される。キーボード３０からグリッチ検索命
令が入力されると、ＣＰＵ２４はＲＯＭ２６のファーム
ウェアに基づき、「ＧＬＩＴＣＨ」の文字情報を表示Ｒ
ＡＭ領域に記憶させ、ＣＲＴ３４に表示する。サーチ・
ワードの検索と同様にＣＰＵ２４はＲＡＭ２８の第３領
域に記憶されているグリッチの総数を計数し、また、カ
ーソル位置以前のグリッチの数も計数し、それらの値を
表示ＲＡＭ領域に文字情報として記憶し、ＣＲＴ３４に
表示する。尚、グリッチ検索の場合、対応する同じアド
レスの複数チャンネルにグリッチが存在しても（表示の
同じ時間軸上に複数のグリッチが存在しても）、１個の
グリッチとして計数する。第４図の場合、グリッチの総
数が１２４個であり、アドレス１０４のカーソル位置が
７３番目のグリッチである。特にステート表示モードの
場合はタイミング表示モードと異なり、グリッチ自体が
表示されないので、グリッチを含むデータを白黒反転す
ることは有効である。グリッチを含むアドレスの全デー
タを白黒反転して表示してもよい。

第５図はステート表示モードにおいて、検索する現象が
グリッチの場合のＣＲＴ３４の他の表示例である。この
表示においてはデータが１６進法が表示されている点を
除けば、第４図とほぼ同様である。ＲＯＭ２６のファー
ムウェアに基づき、ＣＰＵ２４はＲＡＭ２８の第２領域
に記憶されたデータを０，１，２，３チャンネルと、
４，５，６，７チャンネルの２組に分け、１６進法に変
換している。表示３行目の「Ｈ」は１６進法（Hexadeci
mal ）表示であることを示している。

発明の効果 上述の如く本発明のロジック・アナライザによれば、ス
テート表示モードにおいて、表示手段に表示される入力
信号の文字の内、グリッチを含む入口ロジック信号の総
ての文字の表示を制御する。よって、ステート表示モー
ドにおいても、表示された総ての入力信号に対してグリ
ッチを含んでいるか否かが容易に判断でき、入力信号の
測定が極めて容易になる。

実施例の変形 尚、上述は本発明の好適な実施例についてのみ説明した
が、当業者には本発明の要旨を逸脱することなく種々の
変形変更が可能なことが理解されよう。例えば、グリッ
チ検出した場合は、白黒反転の他に輝度変調、下線を引
く等の表示制御方法が利用できる。また、データの表示
の際には、スクロール・モードを利用してもよい。

【図面の簡単な説明】

第１図は本発明のロジック・アナライザの好適な一実施
例のブロック図、第２図は第１図の記憶手段２８の記憶
内容を示す図、第３乃至第５図は第１図の表示手段３４
の表示を示す図である。 ２４：文字表示制御手段 １４：データ用記憶回路 １８：グリッチ用記憶回路 ３４：表示手段

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭51−81669（ＪＰ，Ａ) 特開 昭53−59474（ＪＰ，Ａ) 電子計測 1977年４・５月号 ＰＰ．２ −９

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力ロジック信号をデータ用記憶回路の各
   アドレスに順次記憶し、該データ用記憶回路に記憶した
   上記入力ロジック信号を文字として表示手段に表示する
   ロジック・アナライザにおいて、 上記入力ロジック信号からグリッチを検出するグリッチ
   検出手段と、 該グリッチ検出手段により検出されたグリッチを、該グ
   リッチを含む上記入力ロジック信号が記憶される上記デ
   ータ用記憶回路のアドレスに対応するアドレスに記憶す
   るグリッチ用記憶回路と、 上記データ用記憶回路の記憶内容に応じて上記表示手段
   に表示される上記入力信号の文字の内、上記グリッチを
   含む上記入力ロジック信号の総ての文字の表示を、上記
   グリッチ用記憶回路の記憶内容に応じて制御する文字表
   示制御手段とを具えたことを特徴とするロジック・アナ
   ライザ。