JP2598541Y2 - 半導体試験装置用タイミング発生器 - Google Patents
半導体試験装置用タイミング発生器Info
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- JP2598541Y2 JP2598541Y2 JP1993053408U JP5340893U JP2598541Y2 JP 2598541 Y2 JP2598541 Y2 JP 2598541Y2 JP 1993053408 U JP1993053408 U JP 1993053408U JP 5340893 U JP5340893 U JP 5340893U JP 2598541 Y2 JP2598541 Y2 JP 2598541Y2
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Description
【０００１】
【産業上の利用分野】本考案は半導体試験装置に搭載し
たタイミング発生器について、遅延発生の範囲を損なう
ことなく、高精度信号を得る、半導体試験装置用タイミ
ング発生器に関する。
たタイミング発生器について、遅延発生の範囲を損なう
ことなく、高精度信号を得る、半導体試験装置用タイミ
ング発生器に関する。
【０００２】
【従来の技術】従来、半導体試験装置に於けるタイミン
グ発生器において、周期発生や遅延発生を行うために、
遅延素子を利用した回路が用いられている。通常、この
タイミング発生器は、半導体試験装置のピン毎に設けら
れており、数百ピン分について、同一の回路が搭載され
ている。
グ発生器において、周期発生や遅延発生を行うために、
遅延素子を利用した回路が用いられている。通常、この
タイミング発生器は、半導体試験装置のピン毎に設けら
れており、数百ピン分について、同一の回路が搭載され
ている。
【０００３】従来のタイミング発生回路について、１ピ
ン分のブロック図は図５に示すような構成である。
ン分のブロック図は図５に示すような構成である。
【０００４】先ず、入力端子であるＩＮ２１より、基準
クロックを与える。基準クロックの周期をＴ0とする
（基準クロックの周波数をｆ0とすると、Ｔ0＝１／
ｆ0）。周期発生部１では、周期Ｔ0 の整数倍をカウン
トし、出力信号を発生する。このとき、周期未満の数値
は切り捨てて処理する。
クロックを与える。基準クロックの周期をＴ0とする
（基準クロックの周波数をｆ0とすると、Ｔ0＝１／
ｆ0）。周期発生部１では、周期Ｔ0 の整数倍をカウン
トし、出力信号を発生する。このとき、周期未満の数値
は切り捨てて処理する。
【０００５】次に、遅延素子１１では、上記の周期未満
の数値に対応した遅延量（Δｔ1 ）の遅延後に、出力を
発生する。これにより、設定された周期に対応した周期
発生が得られる。
の数値に対応した遅延量（Δｔ1 ）の遅延後に、出力を
発生する。これにより、設定された周期に対応した周期
発生が得られる。
【０００６】この周期発生信号は、遅延発生部２に与え
る。遅延素子１２では、設定された数値に対応した遅延
量（Δｔ2 ）の遅延後に、出力を発生する。これによ
り、設定された遅延に対応した遅延発生が得られる。
る。遅延素子１２では、設定された数値に対応した遅延
量（Δｔ2 ）の遅延後に、出力を発生する。これによ
り、設定された遅延に対応した遅延発生が得られる。
【０００７】この周期および遅延された信号は、遅延素
子１３に与える。遅延素子１３は、半導体試験装置の各
ピン毎の位相補正のための、キャリブレーション用の可
変遅延部である。従って、ピン毎にハードウェア固有の
数値をとる。遅延素子１３では、この設定された数値に
対応した遅延量（Δｔ3 ）の遅延後に、出力を発生す
る。この信号は出力端子であるＯＵＴ２２から取り出さ
れる。
子１３に与える。遅延素子１３は、半導体試験装置の各
ピン毎の位相補正のための、キャリブレーション用の可
変遅延部である。従って、ピン毎にハードウェア固有の
数値をとる。遅延素子１３では、この設定された数値に
対応した遅延量（Δｔ3 ）の遅延後に、出力を発生す
る。この信号は出力端子であるＯＵＴ２２から取り出さ
れる。
【０００８】上記において、Δｔ1およびΔｔ2は被測定
デバイスの測定条件に応じて任意に設定がなされるもの
である。また、この設定値は、テストサイクルの途中に
於いてもリアルタイムに変化するものである。
デバイスの測定条件に応じて任意に設定がなされるもの
である。また、この設定値は、テストサイクルの途中に
於いてもリアルタイムに変化するものである。
【０００９】図６に、従来の動作例をタイムチャートで
示す。ＩＮ２１に周期Ｔ0 の基準クロックが入力する。
周期発生部１は、Ｔ0 の整数倍後に、出力を発生する。
次に、遅延素子１１は、時間Δｔ1 後に出力を発生す
る。次に、この信号をトリガとして、遅延素子１２は、
時間Δｔ2 後に、出力を発生する。次に、遅延素子１３
は、時間Δｔ3 後に、出力を発生する。以上により、目
的の周期量及び、遅延量の出力を得ている。
示す。ＩＮ２１に周期Ｔ0 の基準クロックが入力する。
周期発生部１は、Ｔ0 の整数倍後に、出力を発生する。
次に、遅延素子１１は、時間Δｔ1 後に出力を発生す
る。次に、この信号をトリガとして、遅延素子１２は、
時間Δｔ2 後に、出力を発生する。次に、遅延素子１３
は、時間Δｔ3 後に、出力を発生する。以上により、目
的の周期量及び、遅延量の出力を得ている。
【００１０】
【考案が解決しようとする課題】従来の半導体試験装置
用タイミング発生器は次のような欠点をもっていた。
用タイミング発生器は次のような欠点をもっていた。
【００１１】近年、被測定デバイスの発展に伴って、信
号が高速化しており、このため、高精度なタイミング精
度が必要とされている。しかし、上記のタイミング発生
器の構成によれば、指定される遅延発生範囲をカバーす
るためには、遅延量の大きな遅延素子を必要とし、この
ため、回路規模が大きくなり、従って、誤差の集積によ
り、精度も低下してしまう。
号が高速化しており、このため、高精度なタイミング精
度が必要とされている。しかし、上記のタイミング発生
器の構成によれば、指定される遅延発生範囲をカバーす
るためには、遅延量の大きな遅延素子を必要とし、この
ため、回路規模が大きくなり、従って、誤差の集積によ
り、精度も低下してしまう。
【００１２】本考案は、上述したような従来の技術が有
する問題点に鑑みてなされるものであって、半導体試験
装置のタイミング発生器に於いて、遅延発生の範囲を損
なうことなく、高精度信号を得る、半導体試験装置用タ
イミング発生器を提供するものである。
する問題点に鑑みてなされるものであって、半導体試験
装置のタイミング発生器に於いて、遅延発生の範囲を損
なうことなく、高精度信号を得る、半導体試験装置用タ
イミング発生器を提供するものである。
【００１３】
【課題を解決するための手段】この考案によれば、半導
体試験装置に於けるタイミング発生器に於いて、各遅延
データを加算する少なくとも１個の演算器１０３、１０
４を設ける。そして、当該演算器に於いて、演算結果と
基準データとを比較し、発生したキャリーを入力するキ
ャリー処理部１０１を設ける。そして、当該キャリー処
理部に於いて、シフトディレイーした出力信号を入力す
る遅延素子１０２を設ける。そして、当該演算器１０
３、１０４に於いて演算した遅延量を当該遅延素子１０
２で遅延して出力を取り出す。このように、半導体試験
装置用タイミング発生器を構成する。
体試験装置に於けるタイミング発生器に於いて、各遅延
データを加算する少なくとも１個の演算器１０３、１０
４を設ける。そして、当該演算器に於いて、演算結果と
基準データとを比較し、発生したキャリーを入力するキ
ャリー処理部１０１を設ける。そして、当該キャリー処
理部に於いて、シフトディレイーした出力信号を入力す
る遅延素子１０２を設ける。そして、当該演算器１０
３、１０４に於いて演算した遅延量を当該遅延素子１０
２で遅延して出力を取り出す。このように、半導体試験
装置用タイミング発生器を構成する。
【００１４】
【作用】本考案では、入力信号は、周期発生部１に与え
られる。この周期Ｔ0 の整数倍後の信号は、遅延発生部
２に与えられる。この遅延発生部での周期Ｔ0 の整数倍
後の信号は、キャリー処理部１０１に与えられる。次
に、遅延素子１０２では、このキャリー処理部１０１の
出力信号をトリガとして、演算結果による遅延量の遅延
後に、出力を発生する。ここで、当該遅延量は、常に、
基準クロック周期Ｔ0 よりも少ない数値となっている。
また、キャリー処理部１０１の出力は、常に、基準クロ
ックに同期して出力されている。従って、遅延素子での
遅延量のカバー範囲が少なくてすみ、誤差の少ない、高
精度な遅延を得ることができる。
られる。この周期Ｔ0 の整数倍後の信号は、遅延発生部
２に与えられる。この遅延発生部での周期Ｔ0 の整数倍
後の信号は、キャリー処理部１０１に与えられる。次
に、遅延素子１０２では、このキャリー処理部１０１の
出力信号をトリガとして、演算結果による遅延量の遅延
後に、出力を発生する。ここで、当該遅延量は、常に、
基準クロック周期Ｔ0 よりも少ない数値となっている。
また、キャリー処理部１０１の出力は、常に、基準クロ
ックに同期して出力されている。従って、遅延素子での
遅延量のカバー範囲が少なくてすみ、誤差の少ない、高
精度な遅延を得ることができる。
【００１５】
【実施例】本考案の実施例について図面を参照して説明
する。図１は本考案の１実施例を示すブロック図であ
る。
する。図１は本考案の１実施例を示すブロック図であ
る。
【００１６】図１に於いて示すように、演算器１０３を
設ける。演算器１０３の１入力端には、周期発生データ
のうち、基準クロック周期Ｔ0 未満の数値（Δｔ10）を
与える。また、演算器１０３の他の端子には、遅延発生
データのうち、基準クロック周期Ｔ0 未満の数値（Δｔ
20）を与える。演算器１０３内に於いては、両入力値の
加算を行う。そして、演算結果を基準クロック周期Ｔ0
と比較し、Ｔ0 以上となる場合は、キャリー出力端よ
り、キャリーを発生する。そして、演算結果より、Ｔ0
を減算した数値（Δｔ30）を出力端子より発生する。な
お、両入力値の加算結果が、Ｔ0 未満の場合には、その
数値をそのまま出力端子より発生する。
設ける。演算器１０３の１入力端には、周期発生データ
のうち、基準クロック周期Ｔ0 未満の数値（Δｔ10）を
与える。また、演算器１０３の他の端子には、遅延発生
データのうち、基準クロック周期Ｔ0 未満の数値（Δｔ
20）を与える。演算器１０３内に於いては、両入力値の
加算を行う。そして、演算結果を基準クロック周期Ｔ0
と比較し、Ｔ0 以上となる場合は、キャリー出力端よ
り、キャリーを発生する。そして、演算結果より、Ｔ0
を減算した数値（Δｔ30）を出力端子より発生する。な
お、両入力値の加算結果が、Ｔ0 未満の場合には、その
数値をそのまま出力端子より発生する。
【００１７】次に、演算器１０４を設ける。演算器１０
４の１入力端には、当該演算器１０３の出力信号（Δｔ
30）を与える。また、演算器１０４の他の端子には、位
相補正に関わる遅延データ（Δｔ40）を与える。演算器
１０４内に於いては、両入力値の加算を行う。そして、
演算結果を基準クロック周期Ｔ0 と比較し、Ｔ0 以上と
なる場合は、キャリー出力端より、キャリーを発生す
る。そして、演算結果より、Ｔ0 を減算した数値（Δｔ
50）を出力端子より発生する。なお、両入力値の加算結
果が、Ｔ0 未満の場合には、その数値をそのまま出力端
子より発生する。
４の１入力端には、当該演算器１０３の出力信号（Δｔ
30）を与える。また、演算器１０４の他の端子には、位
相補正に関わる遅延データ（Δｔ40）を与える。演算器
１０４内に於いては、両入力値の加算を行う。そして、
演算結果を基準クロック周期Ｔ0 と比較し、Ｔ0 以上と
なる場合は、キャリー出力端より、キャリーを発生す
る。そして、演算結果より、Ｔ0 を減算した数値（Δｔ
50）を出力端子より発生する。なお、両入力値の加算結
果が、Ｔ0 未満の場合には、その数値をそのまま出力端
子より発生する。
【００１８】次に、キャリー処理部１０１を設ける。キ
ャリー処理部の実施例を図３に示す。キャリー信号がキ
ャリー１およびキャリー２端子に与えられると、ゲート
５８、５９に各々与えられ、その出力に応じて、ゲート
６０、６１、６２の出力が決定する。そして、当該各出
力は、ゲート５３、５４、５６に与えられる。ゲート５
６がオンとなる場合には、キャリー処理部１０１への入
力信号はオアゲート５７により、信号出力端より取り出
される。
ャリー処理部の実施例を図３に示す。キャリー信号がキ
ャリー１およびキャリー２端子に与えられると、ゲート
５８、５９に各々与えられ、その出力に応じて、ゲート
６０、６１、６２の出力が決定する。そして、当該各出
力は、ゲート５３、５４、５６に与えられる。ゲート５
６がオンとなる場合には、キャリー処理部１０１への入
力信号はオアゲート５７により、信号出力端より取り出
される。
【００１９】次に、ゲート５４がオンとなる場合には、
キャリー処理部１０１への入力信号はオアゲート５５を
通過し、シフトレジスタ５２により、クロック入力端子
への信号である周期Ｔ0 だけシフトディレイする。そし
て、ゲート５７を通過して、出力信号となる。
キャリー処理部１０１への入力信号はオアゲート５５を
通過し、シフトレジスタ５２により、クロック入力端子
への信号である周期Ｔ0 だけシフトディレイする。そし
て、ゲート５７を通過して、出力信号となる。
【００２０】次に、ゲート５３がオンとなる場合には、
キャリー処理部１０１への入力信号は、シフトレジスタ
５１により、クロック入力端子への信号である周期Ｔ0
だけシフトディレイする。そして、ゲート５５を通過し
て、シフトレジスタ５２により、さらにＴ0 シフトディ
レイした後、オアゲート５７を通過して出力信号とな
る。
キャリー処理部１０１への入力信号は、シフトレジスタ
５１により、クロック入力端子への信号である周期Ｔ0
だけシフトディレイする。そして、ゲート５５を通過し
て、シフトレジスタ５２により、さらにＴ0 シフトディ
レイした後、オアゲート５７を通過して出力信号とな
る。
【００２１】図４にキャリー処理部の動作を真理値表で
示す。もしキャリーが２信号とも０である場合には、シ
フトディレイ量は０である。もし、キャリーが１信号だ
け１であれば、シフトディレイ量はＴ0 である。もしキ
ャリーが２信号とも１である場合には、シフトディレイ
量は、Ｔ0 の２倍である。このように、キャリー条件に
応じて、シフトディレイ量が定まる。
示す。もしキャリーが２信号とも０である場合には、シ
フトディレイ量は０である。もし、キャリーが１信号だ
け１であれば、シフトディレイ量はＴ0 である。もしキ
ャリーが２信号とも１である場合には、シフトディレイ
量は、Ｔ0 の２倍である。このように、キャリー条件に
応じて、シフトディレイ量が定まる。
【００２２】図１に於いて、キャリー処理部の出力は、
遅延素子１０２に与える。遅延素子１０２では、このキ
ャリ処理部１０１の出力信号をトリガとして、遅延量
（Δｔ50）を遅延して出力する。これが、出力端子２２
より取り出される。
遅延素子１０２に与える。遅延素子１０２では、このキ
ャリ処理部１０１の出力信号をトリガとして、遅延量
（Δｔ50）を遅延して出力する。これが、出力端子２２
より取り出される。
【００２３】本考案による動作例を図２にタイムチャー
トで示す。入力信号ＩＮ２１は、周期発生部１に与えら
れる。この周期Ｔ0 の整数倍後の信号は、遅延発生部２
に与えられる。この遅延発生部での周期Ｔ0 の整数倍後
の信号は、キャリー処理部１０１に与えられる。次に、
遅延素子１０２では、このキャリー処理部１０１の出力
信号をトリガとして、遅延量（Δｔ50）の遅延後に、出
力を発生する。ここで、当該遅延量（Δｔ50）は、常
に、基準クロック周期Ｔ0 よりも少ない数値となってい
る。また、キャリー処理部１０１の出力は、常に、基準
クロックに同期して出力されている。
トで示す。入力信号ＩＮ２１は、周期発生部１に与えら
れる。この周期Ｔ0 の整数倍後の信号は、遅延発生部２
に与えられる。この遅延発生部での周期Ｔ0 の整数倍後
の信号は、キャリー処理部１０１に与えられる。次に、
遅延素子１０２では、このキャリー処理部１０１の出力
信号をトリガとして、遅延量（Δｔ50）の遅延後に、出
力を発生する。ここで、当該遅延量（Δｔ50）は、常
に、基準クロック周期Ｔ0 よりも少ない数値となってい
る。また、キャリー処理部１０１の出力は、常に、基準
クロックに同期して出力されている。
【００２４】なお、上記の各遅延量（Δｔ10、Δｔ20、
Δｔ30、Δｔ40、Δｔ50）は、テストサイクルによって
リアルタイムに変化するため、キャリーの値もそれに伴
って変化して動作する。
Δｔ30、Δｔ40、Δｔ50）は、テストサイクルによって
リアルタイムに変化するため、キャリーの値もそれに伴
って変化して動作する。
【００２５】
【考案の効果】以上説明したように本考案は構成されて
いるので、次に記載する効果を奏する。
いるので、次に記載する効果を奏する。
【００２６】半導体試験装置のタイミング発生器に於い
て、遅延発生部のデータを演算し、キャリー処理を行う
ことにより、遅延素子部の遅延量を基本周期以下とし、
これにより、遅延発生の範囲を損なうことなく、高精度
信号を得る、半導体試験装置用タイミング発生器を提供
できた。
て、遅延発生部のデータを演算し、キャリー処理を行う
ことにより、遅延素子部の遅延量を基本周期以下とし、
これにより、遅延発生の範囲を損なうことなく、高精度
信号を得る、半導体試験装置用タイミング発生器を提供
できた。
【図１】本考案の構成を示すブロック図である。
【図２】本考案の動作を示すタイムチャートである。
【図３】本考案のキャリー処理部の構成を示すブロック
図である。
図である。
【図４】本考案のキャリー処理部の動作を示す真理値表
である。
である。
【図５】従来の構成を示すブロック図である。
【図６】従来の動作を示すタイムチャートである。
１ 周期発生部 ２ 遅延発生部 １１、１２、１３、１０２ 遅延素子 １０１ キャリー処理部 １０３、１０４ 演算器
Claims (1)
- 【請求項】 半導体試験装置に於けるタイミング発生器
に於いて、 各遅延データを加算する少なくとも１個の演算器（１０
３、１０４）を設け、 当該演算器に於いて、演算結果と基準データとを比較
し、発生したキャリーを入力するキャリー処理部（１０
１）を設け、 当該キャリー処理部に於いて、シフトディレイーした出
力信号を入力する遅延素子（１０２）を設け、 当該演算器（１０３、１０４）に於いて演算した遅延量
を当該遅延素子（１０２）で遅延して出力を取り出すこ
とを特徴とした、半導体試験装置用タイミング発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993053408U JP2598541Y2 (ja) | 1993-09-08 | 1993-09-08 | 半導体試験装置用タイミング発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993053408U JP2598541Y2 (ja) | 1993-09-08 | 1993-09-08 | 半導体試験装置用タイミング発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0718283U JPH0718283U (ja) | 1995-03-31 |
| JP2598541Y2 true JP2598541Y2 (ja) | 1999-08-16 |
Family
ID=12942004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1993053408U Expired - Fee Related JP2598541Y2 (ja) | 1993-09-08 | 1993-09-08 | 半導体試験装置用タイミング発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2598541Y2 (ja) |
-
1993
- 1993-09-08 JP JP1993053408U patent/JP2598541Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0718283U (ja) | 1995-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990601 |
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