JP2893242B2 - アナログ多チャンネル・プローブ装置 - Google Patents
アナログ多チャンネル・プローブ装置Info
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- JP2893242B2 JP2893242B2 JP6282910A JP28291094A JP2893242B2 JP 2893242 B2 JP2893242 B2 JP 2893242B2 JP 6282910 A JP6282910 A JP 6282910A JP 28291094 A JP28291094 A JP 28291094A JP 2893242 B2 JP2893242 B2 JP 2893242B2
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- input
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
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-
- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/2851—Testing of integrated circuits [IC]
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- Physics & Mathematics (AREA)
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Description
【０００１】
【産業上の利用分野】本発明はアナログ・プローブ装置
に関し、特に被測定素子（ＤＵＴ）に組み込み、高速の
アナログ及びデジタル信号を従来の方法で測定可能な点
に送信するアナログ多チャンネル・プローブ装置に関す
る。
に関し、特に被測定素子（ＤＵＴ）に組み込み、高速の
アナログ及びデジタル信号を従来の方法で測定可能な点
に送信するアナログ多チャンネル・プローブ装置に関す
る。
【０００２】
【従来の技術及び発明が解決しようとする課題】現在、
標準ＩＥＥＥ（アメリカ電気電子学会）１１４９．１境
界（boundary）スキャン・インタフェースに基づいて制
御される集積回路（ＩＣ）が出回っている。電流境界ス
キャンに基づくＩＣ測定方法は、ＩＣが静止状態で且つ
デジタル信号に対しては有効に機能するが、動作状態で
あったりアナログ信号に対しては不十分である。この課
題に対しては、「オシロスコープをチップ上に組み込
む」又は「ＶＬＳＩテスタをチップ上に組み込む」とい
うように、測定回路を測定する集積回路又はシステム
（ＤＵＴ）に組み込んでしまえば、それが最適な解決方
法である。しかしながら、このようなチップはコスト的
にほとんどの用途において実用レベルに達していないの
が現状である。
標準ＩＥＥＥ（アメリカ電気電子学会）１１４９．１境
界（boundary）スキャン・インタフェースに基づいて制
御される集積回路（ＩＣ）が出回っている。電流境界ス
キャンに基づくＩＣ測定方法は、ＩＣが静止状態で且つ
デジタル信号に対しては有効に機能するが、動作状態で
あったりアナログ信号に対しては不十分である。この課
題に対しては、「オシロスコープをチップ上に組み込
む」又は「ＶＬＳＩテスタをチップ上に組み込む」とい
うように、測定回路を測定する集積回路又はシステム
（ＤＵＴ）に組み込んでしまえば、それが最適な解決方
法である。しかしながら、このようなチップはコスト的
にほとんどの用途において実用レベルに達していないの
が現状である。
【０００３】潜在的には測定に利用可能な被測定点であ
っても多く場合、ＩＣ上のリード線の間隔が狭い、印刷
基板上の部品が高密度である、被測定点が多層多重チッ
プ・モジュール又は印刷回路基板内に埋まっている、と
いった理由により、外部からその被測定点にアクセスす
ることが不可能になっている。このため従来の測定機器
又は自動測定装置（ＡＴＥ）では、回路又は基板の接続
が可能なインタフェースにおいてだけ測定が可能であっ
た。
っても多く場合、ＩＣ上のリード線の間隔が狭い、印刷
基板上の部品が高密度である、被測定点が多層多重チッ
プ・モジュール又は印刷回路基板内に埋まっている、と
いった理由により、外部からその被測定点にアクセスす
ることが不可能になっている。このため従来の測定機器
又は自動測定装置（ＡＴＥ）では、回路又は基板の接続
が可能なインタフェースにおいてだけ測定が可能であっ
た。
【０００４】そこで本発明の目的は、アクセスが不可能
な、即ち、被測定信号を得るのが不可能な被測定素子内
部の被測定点からの信号データを従来の測定装置でも接
続可能な測定点に伝送するアナログ多チャンネル・プロ
ーブ装置を提供することである。
な、即ち、被測定信号を得るのが不可能な被測定素子内
部の被測定点からの信号データを従来の測定装置でも接
続可能な測定点に伝送するアナログ多チャンネル・プロ
ーブ装置を提供することである。
【０００５】
【課題を解決するための手段】本発明は、被測定素子に
組み込んで使用できるアナログ多チャンネル・プローブ
装置を提供する。複数の入力点（被測定点）がプログラ
マブル入力緩衝増幅器１２を介して夫々のアナログ・ル
ータ１４に接続される。アナログ・ルータ１４は、その
ｎ個の入力信号の内のｍ個までをｍ個の出力端子のどれ
かに接続することにより、その出力信号をプログラマブ
ル出力緩衝増幅器１６に接続する。ｍ個の出力信号は夫
々対応する入力／出力増幅器２６に接続され、ここで所
与の基準レベルと参照されて差動出力信号が生成され
る。ルーティグ・スイッチ２４は、所望の基準電圧レベ
ル及び未割り当ての入力緩衝増幅器１８からの信号（被
測定素子からの基準信号ＲＥＦ）を入力として受ける。
ルーティグ・スイッチ２４は、これら複数の入力信号の
中から１つの信号を基準レベル信号として選択する。さ
らに必要に応じて、５０Ωのプログラマブル終端回路２
８を差動出力信号の終端のために設けても良く、これら
終端は選択的に行える。
組み込んで使用できるアナログ多チャンネル・プローブ
装置を提供する。複数の入力点（被測定点）がプログラ
マブル入力緩衝増幅器１２を介して夫々のアナログ・ル
ータ１４に接続される。アナログ・ルータ１４は、その
ｎ個の入力信号の内のｍ個までをｍ個の出力端子のどれ
かに接続することにより、その出力信号をプログラマブ
ル出力緩衝増幅器１６に接続する。ｍ個の出力信号は夫
々対応する入力／出力増幅器２６に接続され、ここで所
与の基準レベルと参照されて差動出力信号が生成され
る。ルーティグ・スイッチ２４は、所望の基準電圧レベ
ル及び未割り当ての入力緩衝増幅器１８からの信号（被
測定素子からの基準信号ＲＥＦ）を入力として受ける。
ルーティグ・スイッチ２４は、これら複数の入力信号の
中から１つの信号を基準レベル信号として選択する。さ
らに必要に応じて、５０Ωのプログラマブル終端回路２
８を差動出力信号の終端のために設けても良く、これら
終端は選択的に行える。
【０００６】
【実施例】図１は、本発明のアナログ多チャンネル・プ
ローブ装置のブロック図である。被測定素子の複数の被
測定点からの第０〜第７入力信号は、夫々プログラマブ
ル入力緩衝増幅器１２に入力される。入力緩衝増幅器１
２は、適切な入力イネーブル（制御）信号により夫々選
択的にイネーブルされる。入力緩衝増幅器１２は、入力
信号に対して高インピーダンス及び低容量であるために
被測定信号にとって負荷が最小であるとともに、その入
力端子に受ける電圧を電流に変換して出力する。入力緩
衝増幅器１２の出力信号は、夫々対応するルータ（rout
er、送信路設定装置）１４に入力される。
ローブ装置のブロック図である。被測定素子の複数の被
測定点からの第０〜第７入力信号は、夫々プログラマブ
ル入力緩衝増幅器１２に入力される。入力緩衝増幅器１
２は、適切な入力イネーブル（制御）信号により夫々選
択的にイネーブルされる。入力緩衝増幅器１２は、入力
信号に対して高インピーダンス及び低容量であるために
被測定信号にとって負荷が最小であるとともに、その入
力端子に受ける電圧を電流に変換して出力する。入力緩
衝増幅器１２の出力信号は、夫々対応するルータ（rout
er、送信路設定装置）１４に入力される。
【０００７】各ルータ１４は、所望の出力信号数より１
つ多い数に等しい多数の出力端子を有している。どのル
ータ１４も入力した信号が現れる特定の出力信号線は、
各ルータに対する入力選択指令（制御信号）で定まる。
ルータ１４からの２つ以上の出力信号は、夫々対応する
出力緩衝増幅器１６に入力される。複数の出力緩衝増幅
器１６の入力端子は、互いに短絡しないように独立にル
ータ１４の複数の出力端子の内の１つに接続される。ル
ータ１４の１つ余分な出力端子は、未割り当ての基準回
路用プローブのために設けられる。ルータ１４は、入力
電流を所望の出力端子へと振り向ける。各出力緩衝増幅
器１６は、適切な出力イネーブル制御信号に応じて選択
的にイネーブルでき、その入力端子に受けた電流を電圧
に変換して出力する。このようにして、ゼロ番目からｎ
番目の入力信号、この場合では第０〜第７入力信号が、
ゼロ番目からｍ番目の出力緩衝増幅器１６に出力信号、
この場合では第０〜第３出力信号として割り振られる。
つ多い数に等しい多数の出力端子を有している。どのル
ータ１４も入力した信号が現れる特定の出力信号線は、
各ルータに対する入力選択指令（制御信号）で定まる。
ルータ１４からの２つ以上の出力信号は、夫々対応する
出力緩衝増幅器１６に入力される。複数の出力緩衝増幅
器１６の入力端子は、互いに短絡しないように独立にル
ータ１４の複数の出力端子の内の１つに接続される。ル
ータ１４の１つ余分な出力端子は、未割り当ての基準回
路用プローブのために設けられる。ルータ１４は、入力
電流を所望の出力端子へと振り向ける。各出力緩衝増幅
器１６は、適切な出力イネーブル制御信号に応じて選択
的にイネーブルでき、その入力端子に受けた電流を電圧
に変換して出力する。このようにして、ゼロ番目からｎ
番目の入力信号、この場合では第０〜第７入力信号が、
ゼロ番目からｍ番目の出力緩衝増幅器１６に出力信号、
この場合では第０〜第３出力信号として割り振られる。
【０００８】残りの回路は、シングル・エンド出力信号
を差動出力信号に変換する。被測定素子（ＤＵＴ）から
の基準入力信号（ＲＥＦ）は、直列接続された未割当入
力緩衝増幅器１８及び未割当出力緩衝増幅器２０に印加
される。基準入力信号ＲＥＦは、ルータ１４の余分な出
力端子を未割当出力緩衝増幅器２０に接続する（破線で
示す）ことにより、第０〜第７入力信号の中から選べる
ようにすることもできる。基準電圧源２２は、ＥＣＬ
＋、ＥＣＬ−、ＴＴＬ、ＧＮＤといった多くの基準電圧
レベルを供給できる。複数の基準電圧レベル及び基準入
力信号ＲＥＦは、アナログ・ルーティング（routing、
送信路設定）スイッチ２４に入力される。スイッチ２４
の出力信号は、夫々の差動入力／出力増幅器２６の一方
の入力端子に入力される。アナログ・ルーティング・ス
イッチ２４には基準選択信号が印加され、どの基準電圧
（レベル）を出力するかが定まる。出力緩衝増幅器１６
の出力信号は、差動入力／出力増幅器２６の他方の入力
端子に印加される。差動入力／出力増幅器２６は、両入
力端子に入力された信号の差をとることにより差動出力
信号を生成する。
を差動出力信号に変換する。被測定素子（ＤＵＴ）から
の基準入力信号（ＲＥＦ）は、直列接続された未割当入
力緩衝増幅器１８及び未割当出力緩衝増幅器２０に印加
される。基準入力信号ＲＥＦは、ルータ１４の余分な出
力端子を未割当出力緩衝増幅器２０に接続する（破線で
示す）ことにより、第０〜第７入力信号の中から選べる
ようにすることもできる。基準電圧源２２は、ＥＣＬ
＋、ＥＣＬ−、ＴＴＬ、ＧＮＤといった多くの基準電圧
レベルを供給できる。複数の基準電圧レベル及び基準入
力信号ＲＥＦは、アナログ・ルーティング（routing、
送信路設定）スイッチ２４に入力される。スイッチ２４
の出力信号は、夫々の差動入力／出力増幅器２６の一方
の入力端子に入力される。アナログ・ルーティング・ス
イッチ２４には基準選択信号が印加され、どの基準電圧
（レベル）を出力するかが定まる。出力緩衝増幅器１６
の出力信号は、差動入力／出力増幅器２６の他方の入力
端子に印加される。差動入力／出力増幅器２６は、両入
力端子に入力された信号の差をとることにより差動出力
信号を生成する。
【０００９】多経路ルーティング・スイッチ２４は、単
一ルーティング・スイッチに置き換えても良く、その出
力信号は全ての差動入力／出力増幅器２６に並行して印
加される。このように単一の基準レベルだけを選択し、
全ての差動入力／出力増幅器２６に印加するようにして
も良い。本発明の装置の出力信号を差動出力信号とする
ことにより、測定点まで伝送中に発生する局所的なクロ
ストークやノイズ源の影響を最小限に抑えることができ
る。差動入力／出力増幅器２６の差動出力信号は、夫々
の選択終端回路２８に入力される。選択終端回路２８は
例えば５０Ωを有し、これにより測定点において従来の
測定装置と適切に接続できる。終端イネーブル信号に応
じて、どの差動出力信号を終端し、どの差動出力信号を
差動出力端子までそのまま通過させるかが定まる。この
ように入力信号は、内部的に発生させる電圧レベル、つ
まり、被測定素子（ＤＵＴ）からの基準信号ＲＥＦと参
照される。
一ルーティング・スイッチに置き換えても良く、その出
力信号は全ての差動入力／出力増幅器２６に並行して印
加される。このように単一の基準レベルだけを選択し、
全ての差動入力／出力増幅器２６に印加するようにして
も良い。本発明の装置の出力信号を差動出力信号とする
ことにより、測定点まで伝送中に発生する局所的なクロ
ストークやノイズ源の影響を最小限に抑えることができ
る。差動入力／出力増幅器２６の差動出力信号は、夫々
の選択終端回路２８に入力される。選択終端回路２８は
例えば５０Ωを有し、これにより測定点において従来の
測定装置と適切に接続できる。終端イネーブル信号に応
じて、どの差動出力信号を終端し、どの差動出力信号を
差動出力端子までそのまま通過させるかが定まる。この
ように入力信号は、内部的に発生させる電圧レベル、つ
まり、被測定素子（ＤＵＴ）からの基準信号ＲＥＦと参
照される。
【００１０】図２は、本発明の実施に好適な境界スキャ
ン・インタフェースのブロック図である。従来から使用
されているこのインタフェースを介して、本発明のアナ
ログ多チャンネル・プローブ装置に各種の制御信号が供
給される。本発明のアナログ多チャンネル・プローブ装
置では、標準ＩＥＥＥ１１４９．１境界スキャン・イン
タフェース３０又は同様のプログラム・バスをプログラ
ミングのために用いるのが好適である。測定（test）ア
クセス・ポート（ＴＡＰ）制御回路３２は、測定クロッ
ク（ＴＣＫ）及び測定マスター（master）信号（ＴＭ
Ｓ）から適切な信号を生成する。測定入力データ（ＴＤ
Ｉ）は、制御レジスタ３４、命令レジスタ３６及びバイ
パス・レジスタ３８に直列（シリアル）にロードされ
る。測定データ出力マルチプレクサ４０は、制御レジス
タ３４、命令レジスタ３６及びバイパス・レジスタ３８
の出力信号を入力として受け、測定出力データ（ＴＤ
Ｏ）を境界スキャン・インタフェースに送り返す。デコ
ード論理回路４２は、制御レジスタ３４の内容を入力緩
衝増幅器１２、出力緩衝増幅器１６、ルータ１４、ルー
ティング・スイッチ２４及び終端回路２８に供給するイ
ネーブル／選択信号に夫々変換する。
ン・インタフェースのブロック図である。従来から使用
されているこのインタフェースを介して、本発明のアナ
ログ多チャンネル・プローブ装置に各種の制御信号が供
給される。本発明のアナログ多チャンネル・プローブ装
置では、標準ＩＥＥＥ１１４９．１境界スキャン・イン
タフェース３０又は同様のプログラム・バスをプログラ
ミングのために用いるのが好適である。測定（test）ア
クセス・ポート（ＴＡＰ）制御回路３２は、測定クロッ
ク（ＴＣＫ）及び測定マスター（master）信号（ＴＭ
Ｓ）から適切な信号を生成する。測定入力データ（ＴＤ
Ｉ）は、制御レジスタ３４、命令レジスタ３６及びバイ
パス・レジスタ３８に直列（シリアル）にロードされ
る。測定データ出力マルチプレクサ４０は、制御レジス
タ３４、命令レジスタ３６及びバイパス・レジスタ３８
の出力信号を入力として受け、測定出力データ（ＴＤ
Ｏ）を境界スキャン・インタフェースに送り返す。デコ
ード論理回路４２は、制御レジスタ３４の内容を入力緩
衝増幅器１２、出力緩衝増幅器１６、ルータ１４、ルー
ティング・スイッチ２４及び終端回路２８に供給するイ
ネーブル／選択信号に夫々変換する。
【００１１】
【発明の効果】本発明は、印刷基板回路、集積回路又は
多重チップ・モジュールといった被測定素子に組み込む
プログラマブルなアナログ多チャンネル・プローブ装置
を提供する。これによれば、被測定素子内部の任意の被
測定点を外部の測定点に接続し、選択した被測定点の信
号を従来の測定装置で測定することを可能にする。
多重チップ・モジュールといった被測定素子に組み込む
プログラマブルなアナログ多チャンネル・プローブ装置
を提供する。これによれば、被測定素子内部の任意の被
測定点を外部の測定点に接続し、選択した被測定点の信
号を従来の測定装置で測定することを可能にする。
【図１】本発明の多チャンネル・プローブ装置のブロッ
ク図である。
ク図である。
【図２】本発明の実施に好適な境界スキャン・インタフ
ェースのブロック図である。
ェースのブロック図である。
１２ プログラマブル入力緩衝増幅器 １４ アナログ・ルータ １６ プログラマブル出力緩衝増幅器 １８ 未割当入力緩衝増幅器 ２０ 未割当出力緩衝増幅器 ２２ 基準電圧源 ２４ ルーティグ・スイッチ ２６ 差動入力／出力増幅器 ２８ プログラマブル終端回路 ３０ 境界スキャン・インタフェース ３２ 測定アクセス・ポート制御回路 ３４ 制御レジスタ ３６ 命令レジスタ ３８ バイパス・レジスタ ４０ 測定データ出力マルチプレクサ ４２ デコード論理回路 ＴＣＫ 測定クロック ＴＭＳ 測定マスター信号 ＴＤＩ 測定入力データ ＴＤＯ 測定出力データ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アーノルド・エム・フリシュ アメリカ合衆国オレゴン州97225 ポー トランド サウス・ウェスト シックス ティー・セブンス・プレイス 625 (56)参考文献 特開 平４−225180（ＪＰ，Ａ) 特公 平５−56868（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 - 31/3193 G01R 31/26 G01R 1/06
Claims (3)
- 【請求項１】 被測定素子の内部の被測定点の被測定ア
ナログ信号を取り出すアナログ多チャンネル・プローブ
装置であって、 上記被測定素子の内部に組み込まれ、上記被測定素子内
部の被測定点に接続される入力端子、出力端子、及び制
御端子を夫々有し、該制御端子で受ける制御信号に応じ
てイネーブルされる複数の入力緩衝増幅器と、 上記被測定素子の内部に組み込まれ、対応する上記入力
緩衝増幅器の夫々の上記出力端子に接続される入力端
子、複数の出力端子、及び制御端子を夫々有し、該制御
端子で受ける制御信号に応じて入力信号を上記複数の出
力端子の内の１つから夫々出力する複数のルータと、 上記被測定素子の内部に組み込まれ、上記複数のルータ
の夫々の上記複数の出力端子の１つに共通に接続される
入力端子、上記被測定素子の外部の測定点に結合される
出力端子、及び制御端子を夫々有し、該制御端子で受け
る制御信号に応じてイネーブルされる複数の出力緩衝増
幅器とを具え、 上記入力緩衝増幅器、上記ルータ及び上記出力緩衝増幅
器の夫々の上記制御端子に上記制御信号を供給し、上記
被測定素子内部の任意の被測定点の上記被測定アナログ
信号を上記被測定素子の外部の上記測定点に供給するこ
とを特徴とするアナログ多チャンネル・プローブ装置。 - 【請求項２】 上記被測定素子の内部に組み込まれ、上
記出力緩衝増幅器の出力信号を、所与の基準レベルを基
準とする差動出力信号に変換する変換手段をさらに具え
る請求項１記載のアナログ多チャンネル・プローブ装
置。 - 【請求項３】 上記被測定素子の内部に組み込まれ、上
記変換手段の上記差動出力信号を選択的に終端可能な終
端手段をさらに具える請求項２記載のアナログ多チャン
ネル・プローブ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/139651 | 1993-10-22 | ||
| US08/139,651 US5418470A (en) | 1993-10-22 | 1993-10-22 | Analog multi-channel probe system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07191100A JPH07191100A (ja) | 1995-07-28 |
| JP2893242B2 true JP2893242B2 (ja) | 1999-05-17 |
Family
ID=22487668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6282910A Expired - Fee Related JP2893242B2 (ja) | 1993-10-22 | 1994-10-21 | アナログ多チャンネル・プローブ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5418470A (ja) |
| EP (1) | EP0650069B1 (ja) |
| JP (1) | JP2893242B2 (ja) |
| DE (1) | DE69431229T2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2278689B (en) * | 1993-06-02 | 1997-03-19 | Ford Motor Co | Method and apparatus for testing integrated circuits |
| US5610530A (en) * | 1994-10-26 | 1997-03-11 | Texas Instruments Incorporated | Analog interconnect testing |
| US5629617A (en) * | 1995-01-06 | 1997-05-13 | Hewlett-Packard Company | Multiplexing electronic test probe |
| US5583447A (en) * | 1995-02-03 | 1996-12-10 | Hewlett-Packard Company | Voltage probe with reverse impedance matching |
| IL120927A (en) * | 1995-06-07 | 2000-06-01 | Samsung Electronics Co Ltd | Method and apparatus for testing a megacell in an ASIC using JTAG |
| US5905383A (en) * | 1995-08-29 | 1999-05-18 | Tektronix, Inc. | Multi-chip module development substrate |
| US6108637A (en) * | 1996-09-03 | 2000-08-22 | Nielsen Media Research, Inc. | Content display monitor |
| US5818252A (en) * | 1996-09-19 | 1998-10-06 | Vivid Semiconductor, Inc. | Reduced output test configuration for tape automated bonding |
| US5949284A (en) * | 1997-11-10 | 1999-09-07 | Tektronix, Inc. | CMOS buffer amplifier |
| US6687865B1 (en) * | 1998-03-25 | 2004-02-03 | On-Chip Technologies, Inc. | On-chip service processor for test and debug of integrated circuits |
| EP1398640B1 (de) * | 1998-06-16 | 2009-09-09 | Infineon Technologies AG | Einrichtung zur Vermessung und Analyse von elektrischen Signalen eines integrierten Schaltungsbausteins |
| WO2002014883A2 (en) | 2000-08-10 | 2002-02-21 | Xilinx, Inc. | Analog signal testing circuit and -method |
| JP2002286813A (ja) * | 2001-03-28 | 2002-10-03 | Agilent Technologies Japan Ltd | トラック・ホールド回路を内蔵した集積回路及び試験方法 |
| US6990618B1 (en) | 2002-12-03 | 2006-01-24 | Cypress Semiconductor Corporation | Boundary scan register for differential chip core |
| DE10306620B4 (de) * | 2003-02-18 | 2007-04-19 | Infineon Technologies Ag | Integrierte Testschaltung in einer integrierten Schaltung |
| CN1795393B (zh) * | 2003-05-28 | 2010-06-02 | Nxp股份有限公司 | 信号完整性自测结构 |
| DE10340828A1 (de) * | 2003-09-04 | 2005-04-28 | Infineon Technologies Ag | Testanordnung und Verfahren zur Auswahl eines Testmodus-Ausgabekanals |
| US7138814B2 (en) * | 2003-11-21 | 2006-11-21 | Agere Systems Inc. | Integrated circuit with controllable test access to internal analog signal pads of an area array |
| CN100377102C (zh) * | 2004-02-21 | 2008-03-26 | 鸿富锦精密工业（深圳）有限公司 | 主机板功能测试板 |
| US7818640B1 (en) | 2004-10-22 | 2010-10-19 | Cypress Semiconductor Corporation | Test system having a master/slave JTAG controller |
| US7408406B2 (en) * | 2006-05-24 | 2008-08-05 | Tektronix, Inc. | Mode selection amplifier circuit usable in a signal acquisition probe |
| US7443180B2 (en) * | 2006-12-06 | 2008-10-28 | International Business Machines Corporation | On-chip probing apparatus |
| US20120197570A1 (en) * | 2011-01-27 | 2012-08-02 | Mehran Ramezani | Measurement of Parameters Within an Integrated Circuit Chip Using a Nano-Probe |
| DE112022002912T5 (de) * | 2021-06-03 | 2024-03-14 | Tektronix, Inc. | Remote-köpfe mit mehreren eingängen für sequenzielles testen |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3961254A (en) * | 1974-12-20 | 1976-06-01 | International Business Machines Corporation | Testing embedded arrays |
| EP0042878B1 (de) * | 1980-06-25 | 1986-02-19 | Kommanditgesellschaft Ritz Messwandler GmbH & Co. | Überwachungsvorrichtung für eine Messverstärkerstrecke |
| US4357703A (en) * | 1980-10-09 | 1982-11-02 | Control Data Corporation | Test system for LSI circuits resident on LSI chips |
| DE3526485A1 (de) * | 1985-07-24 | 1987-02-05 | Heinz Krug | Schaltungsanordnung zum pruefen integrierter schaltungseinheiten |
| US4931722A (en) * | 1985-11-07 | 1990-06-05 | Control Data Corporation | Flexible imbedded test system for VLSI circuits |
| GB2214319B (en) * | 1987-01-16 | 1991-09-25 | Teradyne Inc | Automatic test equipment |
| US5053700A (en) * | 1989-02-14 | 1991-10-01 | Amber Engineering, Inc. | Method for wafer scale testing of redundant integrated circuit dies |
| FR2648916B1 (fr) * | 1989-06-27 | 1991-09-06 | Cit Alcatel | Agencement de test de cartes a circuit imprime et son application au test de cartes a circuit imprime formant un equipement de multiplexage-demultiplexage de signaux numeriques |
| JP2676169B2 (ja) * | 1989-12-27 | 1997-11-12 | 三菱電機株式会社 | スキャンパス回路 |
| EP0481703B1 (en) * | 1990-10-15 | 2003-09-17 | Aptix Corporation | Interconnect substrate having integrated circuit for programmable interconnection and sample testing |
| US5254940A (en) * | 1990-12-13 | 1993-10-19 | Lsi Logic Corporation | Testable embedded microprocessor and method of testing same |
| JPH04225180A (ja) * | 1990-12-27 | 1992-08-14 | Toshiba Corp | 半導体測定装置 |
| JP2744723B2 (ja) * | 1991-08-29 | 1998-04-28 | 株式会社テック | オーブントースター |
| US5315241A (en) * | 1991-09-18 | 1994-05-24 | Sgs-Thomson Microelectronics, Inc. | Method for testing integrated circuits |
-
1993
- 1993-10-22 US US08/139,651 patent/US5418470A/en not_active Expired - Lifetime
-
1994
- 1994-10-19 DE DE69431229T patent/DE69431229T2/de not_active Expired - Lifetime
- 1994-10-19 EP EP94307668A patent/EP0650069B1/en not_active Expired - Lifetime
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