JP2002286813A - トラック・ホールド回路を内蔵した集積回路及び試験方法 - Google Patents
トラック・ホールド回路を内蔵した集積回路及び試験方法Info
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- JP2002286813A JP2002286813A JP2001092632A JP2001092632A JP2002286813A JP 2002286813 A JP2002286813 A JP 2002286813A JP 2001092632 A JP2001092632 A JP 2001092632A JP 2001092632 A JP2001092632 A JP 2001092632A JP 2002286813 A JP2002286813 A JP 2002286813A
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Abstract
(57)【要約】
【課題】 試験用出力信号の劣化を低減するための集積
回路及び試験方法を提供する。 【解決手段】 被試験デバイス２０に内蔵されたトラッ
ク・ホールド回路３０と、トラック・ホールド回路３０
へとタイミング信号を入力する手段３６と、手段３６の
タイミング信号の入力に応じてトラック・ホールド回路
３０から信号を出力する手段とを含んでなる集積回路を
提供する。
回路及び試験方法を提供する。 【解決手段】 被試験デバイス２０に内蔵されたトラッ
ク・ホールド回路３０と、トラック・ホールド回路３０
へとタイミング信号を入力する手段３６と、手段３６の
タイミング信号の入力に応じてトラック・ホールド回路
３０から信号を出力する手段とを含んでなる集積回路を
提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、システム・オン・
チップ（system on chip：以下、「ＳＯＣ」と呼ぶ。）の
集積回路のビルト・イン・セルフ・テスト(Bui1t In Se
1f Test：以下、「ＢＩＳＴ」と呼ぶ)に関するもので、特
に、集積回路チップ内の高速信号波形を正確にモニタす
る用途に使用する集積回路及び試験方法に関する。
チップ（system on chip：以下、「ＳＯＣ」と呼ぶ。）の
集積回路のビルト・イン・セルフ・テスト(Bui1t In Se
1f Test：以下、「ＢＩＳＴ」と呼ぶ)に関するもので、特
に、集積回路チップ内の高速信号波形を正確にモニタす
る用途に使用する集積回路及び試験方法に関する。
【０００２】
【従来の技術】ゲーム機や携帯電話や通信機器やコンピ
ュータ周辺機器やディジタルカメラ等のミクスト・シグ
ナル集積回路（アナログ/ディジタル混載ＬＳＩ）をテ
ストする分野においては94000シリーズ（アジレント・
テクノロジー社製）等が、より高いレベルでのシステム
統合を実現するために多くのＩＰコア機能を統合するＳ
ＯＣデバイスをテストする分野においては93000シリー
ズ（アジレント・テクノロジー社製）等が知られてい
る。このようなテストシステムは、メモリやアナログや
通信インターフェースや高速バスやディジタル等のＳＯ
Ｃの全機能を最速でテストすることが可能である。
ュータ周辺機器やディジタルカメラ等のミクスト・シグ
ナル集積回路（アナログ/ディジタル混載ＬＳＩ）をテ
ストする分野においては94000シリーズ（アジレント・
テクノロジー社製）等が、より高いレベルでのシステム
統合を実現するために多くのＩＰコア機能を統合するＳ
ＯＣデバイスをテストする分野においては93000シリー
ズ（アジレント・テクノロジー社製）等が知られてい
る。このようなテストシステムは、メモリやアナログや
通信インターフェースや高速バスやディジタル等のＳＯ
Ｃの全機能を最速でテストすることが可能である。
【０００３】
【発明が解決しようとする課題】このようなテストシス
テムにおいて高速信号（特にアナログ高速信号）を評価
するために使用されるサンプリング・ヘッドは、通常、
被試験デバイス（ＤＵＴ：Device Under Test）に外部
から接続される信号検出用のテスト・ヘッド内にある。
従って、被試験デバイスからのアナログ又はディジタル
の高速信号をプリント回路基板（以下、「ＰＣＢ」と呼
ぶ。）のパターンやケーブルやコネクタを用いてテスト
・ヘッド内のサンプリング・ヘッドまで運ぶ必要があ
る。しかし、ＰＣＢのパターンやケーブルやコネクタを
用いて伝送される途中、高速信号の劣化が生じる可能性
がある。また、この高速信号の波形品質を高品質に保持
しようとする場合には、反射などによる信号波形の劣化
を防ぐ目的のため、テスト・ヘッド内部に特性インピー
ダンスが５０オームの伝送線路等を使用する必要があ
る。しかし、この状態では、被試験デバイスの負荷は５
０オームに固定され、被試験デバイスの本来の使用方法
とは大きく負荷条件が異なり、これにより波形が歪むと
いう問題がある。特に、最近主流となっているＣＭＯＳ
に対しては、波形が歪むどころか、非試験デバイスが正
常に動作しないことも考えられる。
テムにおいて高速信号（特にアナログ高速信号）を評価
するために使用されるサンプリング・ヘッドは、通常、
被試験デバイス（ＤＵＴ：Device Under Test）に外部
から接続される信号検出用のテスト・ヘッド内にある。
従って、被試験デバイスからのアナログ又はディジタル
の高速信号をプリント回路基板（以下、「ＰＣＢ」と呼
ぶ。）のパターンやケーブルやコネクタを用いてテスト
・ヘッド内のサンプリング・ヘッドまで運ぶ必要があ
る。しかし、ＰＣＢのパターンやケーブルやコネクタを
用いて伝送される途中、高速信号の劣化が生じる可能性
がある。また、この高速信号の波形品質を高品質に保持
しようとする場合には、反射などによる信号波形の劣化
を防ぐ目的のため、テスト・ヘッド内部に特性インピー
ダンスが５０オームの伝送線路等を使用する必要があ
る。しかし、この状態では、被試験デバイスの負荷は５
０オームに固定され、被試験デバイスの本来の使用方法
とは大きく負荷条件が異なり、これにより波形が歪むと
いう問題がある。特に、最近主流となっているＣＭＯＳ
に対しては、波形が歪むどころか、非試験デバイスが正
常に動作しないことも考えられる。
【０００４】なお、上述した問題点のうち、サンプリン
グ・ヘッドをＤＵＴボード（ＤＵＴとテスト・ヘッドと
の間に装着されるインターフェイスボード）上に置くこ
とにより、サンプリング・ヘッドからの高速信号の波形
の劣化が、被試験デバイスとサンプリング・ヘッドとの
間の距離が短くなる分だけ改善されることが知られてい
る。しかし、配線抵抗（５０オーム）そのものの値につ
いては変わりがなく、また、ＤＵＴボードは消耗品であ
り、交換する毎にサンプリング・ヘッドを実装しなおす
必要が生じるためにコスト高になるということが問題と
なる。
グ・ヘッドをＤＵＴボード（ＤＵＴとテスト・ヘッドと
の間に装着されるインターフェイスボード）上に置くこ
とにより、サンプリング・ヘッドからの高速信号の波形
の劣化が、被試験デバイスとサンプリング・ヘッドとの
間の距離が短くなる分だけ改善されることが知られてい
る。しかし、配線抵抗（５０オーム）そのものの値につ
いては変わりがなく、また、ＤＵＴボードは消耗品であ
り、交換する毎にサンプリング・ヘッドを実装しなおす
必要が生じるためにコスト高になるということが問題と
なる。
【０００５】従来方法を、図３において説明する。従来
の被試験デバイスは、被試験デバイス２０に、ディジタ
ル・シグナル・プロセッサ（以下、「ＤＳＰ」と呼ぶ。）
１２と、ディジタル・アナログ変換器（以下、「ＤＡＣ」
と呼ぶ。）１４と、差動出力アンプ１６とを含んでい
る。また、被試験デバイスの出力、すなわち差動出力ア
ンプ１６からの出力信号がトランス１８を介して伝送さ
れている。この例では、被試験デバイスの実際の使用状
態では、負荷はトランス１８であり、グランド１９に対
しては差動出カアンプ１６の出カ電流は流れ込まないこ
とに注意されたい。
の被試験デバイスは、被試験デバイス２０に、ディジタ
ル・シグナル・プロセッサ（以下、「ＤＳＰ」と呼ぶ。）
１２と、ディジタル・アナログ変換器（以下、「ＤＡＣ」
と呼ぶ。）１４と、差動出力アンプ１６とを含んでい
る。また、被試験デバイスの出力、すなわち差動出力ア
ンプ１６からの出力信号がトランス１８を介して伝送さ
れている。この例では、被試験デバイスの実際の使用状
態では、負荷はトランス１８であり、グランド１９に対
しては差動出カアンプ１６の出カ電流は流れ込まないこ
とに注意されたい。
【０００６】図４に、従来の被試験デバイスのテスト方
法を示す。ここでは、図３で説明した場合と異なり、Ｄ
ＡＣ１４と差動出力アンプ１６との間から伝送路２２へ
の出力が存在しており、伝送路２２を介してＩＣテスタ
２４へとこの出力を伝送している。また、差動出力アン
プ１６からの出力信号が、図３のトランス１８を介する
代わりに、伝送路２３を介してＩＣテスタ２４へと伝送
されている。この差動出力アンプ１６の出カは高速信号
であるから、反射などによる波形の劣化を防ぐ目的で、
ＩＣテスタにおいて特性インピーダンスが５０オームの
伝送線路を使用している(図４において、伝送路２３を
同軸ケーブルとして表現している)。このため、ＩＣテ
スタ２４の入カインピーダンスを５０オームとする必要
があるが、この状態では、図４に示す被試験デバイスの
本来の使用方法とは大きく負荷条件が異なる。さらに、
図４において被試験デバイス内部２０の重要ポイントで
ある点Ａにて信号波形を観測する場合にも、実際の使用
状態とは大きく異なる負荷条件により被試験デバイスを
動作させることになるため、正確な測定を行えない。
法を示す。ここでは、図３で説明した場合と異なり、Ｄ
ＡＣ１４と差動出力アンプ１６との間から伝送路２２へ
の出力が存在しており、伝送路２２を介してＩＣテスタ
２４へとこの出力を伝送している。また、差動出力アン
プ１６からの出力信号が、図３のトランス１８を介する
代わりに、伝送路２３を介してＩＣテスタ２４へと伝送
されている。この差動出力アンプ１６の出カは高速信号
であるから、反射などによる波形の劣化を防ぐ目的で、
ＩＣテスタにおいて特性インピーダンスが５０オームの
伝送線路を使用している(図４において、伝送路２３を
同軸ケーブルとして表現している)。このため、ＩＣテ
スタ２４の入カインピーダンスを５０オームとする必要
があるが、この状態では、図４に示す被試験デバイスの
本来の使用方法とは大きく負荷条件が異なる。さらに、
図４において被試験デバイス内部２０の重要ポイントで
ある点Ａにて信号波形を観測する場合にも、実際の使用
状態とは大きく異なる負荷条件により被試験デバイスを
動作させることになるため、正確な測定を行えない。
【０００７】
【課題を解決するための手段】本発明は、上述した問題
に鑑み、被試験デバイスに内蔵するサンプリング・ヘッ
ドにより被試験デバイス内部の信号の状態を観測する為
の方法を提供するものである。具体的には、本発明は、
集積回路の外部からの制御用タイミング信号を受け取
り、該制御用タイミング信号に応じた信号を外部に出力
するサンプリング・ヘッドを内蔵した集積回路を提供す
る。また、被試験デバイスに内蔵されたトラック・ホー
ルド回路と、該トラック・ホールド回路へとタイミング
信号を入力するための端子と、該トラック・ホールド回
路から前記タイミング信号の入力に応じた信号を出力す
る端子とを含んでなる集積回路を提供する。ここで、前
記集積回路は、マルチプレクサをさらに含んでいる態様
や、前記集積回路は、前記トラック・ホールド回路の制
御用タイミング信号を発生するための回路をさらに含ん
でいる態様や、前記トラック・ホールド回路から出力さ
れたアナログ信号をディジタル信号へと変換するアナロ
グ・ディジタル変換回路をさらに含んでいる態様や、前
記アナログ・ディジタル変換回路が、△Σ型の変調器の
みである態様や、前記トラック・ホールド回路と前記ト
ラック・ホールド回路へと電源を供給する電源部とが、
試験時以外には切り離し可能な手段をさらに含んでいる
態様が好適に挙げられる。さらに、被試験デバイスにト
ラック・ホールド回路を内蔵するステップと、該トラッ
ク・ホールド回路へとタイミング信号を入力するステッ
プと、該トラック・ホールド回路から前記タイミング信
号の入力に応じた信号を出力するステップとを含んでな
る集積回路の試験方法を提供する。
に鑑み、被試験デバイスに内蔵するサンプリング・ヘッ
ドにより被試験デバイス内部の信号の状態を観測する為
の方法を提供するものである。具体的には、本発明は、
集積回路の外部からの制御用タイミング信号を受け取
り、該制御用タイミング信号に応じた信号を外部に出力
するサンプリング・ヘッドを内蔵した集積回路を提供す
る。また、被試験デバイスに内蔵されたトラック・ホー
ルド回路と、該トラック・ホールド回路へとタイミング
信号を入力するための端子と、該トラック・ホールド回
路から前記タイミング信号の入力に応じた信号を出力す
る端子とを含んでなる集積回路を提供する。ここで、前
記集積回路は、マルチプレクサをさらに含んでいる態様
や、前記集積回路は、前記トラック・ホールド回路の制
御用タイミング信号を発生するための回路をさらに含ん
でいる態様や、前記トラック・ホールド回路から出力さ
れたアナログ信号をディジタル信号へと変換するアナロ
グ・ディジタル変換回路をさらに含んでいる態様や、前
記アナログ・ディジタル変換回路が、△Σ型の変調器の
みである態様や、前記トラック・ホールド回路と前記ト
ラック・ホールド回路へと電源を供給する電源部とが、
試験時以外には切り離し可能な手段をさらに含んでいる
態様が好適に挙げられる。さらに、被試験デバイスにト
ラック・ホールド回路を内蔵するステップと、該トラッ
ク・ホールド回路へとタイミング信号を入力するステッ
プと、該トラック・ホールド回路から前記タイミング信
号の入力に応じた信号を出力するステップとを含んでな
る集積回路の試験方法を提供する。
【０００８】上記の手段により、被試験デバイスとサン
プリング・ヘッドとの間の距離が長いために起こる高速
信号波形の劣化という問題を解決する。また、被試験デ
バイスの負荷が異なり正常な動作が観察しにくいという
問題を解決する。さらに、ＤＵＴボードを交換する毎に
サンプリング・ヘッドそのものを交換しなければならな
いという問題を解決する。以上の手段により各課題を解
決し、集積回路のテストの品質向上及びテスト・コスト
を低減することができる。
プリング・ヘッドとの間の距離が長いために起こる高速
信号波形の劣化という問題を解決する。また、被試験デ
バイスの負荷が異なり正常な動作が観察しにくいという
問題を解決する。さらに、ＤＵＴボードを交換する毎に
サンプリング・ヘッドそのものを交換しなければならな
いという問題を解決する。以上の手段により各課題を解
決し、集積回路のテストの品質向上及びテスト・コスト
を低減することができる。
【０００９】
【発明の実施の形態】（実施例１）図１に、本発明にお
いて提案する被試験デバイスのテストを行うためのサン
プリング・ヘッドの概略図を示す。このサンプリング・
ヘッド５は、被試験デバイスのチップ内に設けられ、ト
ラック・ホールド回路用電源に接続される電源端子１０
から電源を供給され、テスト時に被試験デバイスの高速
信号をモニタできる構成となっている。このサンプリン
グ・ヘッド５は、トラック・ホールド回路を使用するこ
とで集積回路内部に組み込むことが可能である。また、
トラック・ホールド回路２には、テスタのディジタル部
において形成されるトラック・ホールド制御用タイミン
グ信号を入力するためのタイミング信号端子６がある。
このトラック・ホールド制御用タイミング信号によって
被試験デバイス内高速信号端子４から高速信号をサンプ
リングすることにより、トラック・ホールド回路２から
低周波信号出力を出力端子８から出力する。この低周波
信号出力は、被試験デバイス外部で多少引き回しても劣
化が少ないため、テスト・ヘッド７内の機器を用いても
十分に高い品質で取りこむことができる。
いて提案する被試験デバイスのテストを行うためのサン
プリング・ヘッドの概略図を示す。このサンプリング・
ヘッド５は、被試験デバイスのチップ内に設けられ、ト
ラック・ホールド回路用電源に接続される電源端子１０
から電源を供給され、テスト時に被試験デバイスの高速
信号をモニタできる構成となっている。このサンプリン
グ・ヘッド５は、トラック・ホールド回路を使用するこ
とで集積回路内部に組み込むことが可能である。また、
トラック・ホールド回路２には、テスタのディジタル部
において形成されるトラック・ホールド制御用タイミン
グ信号を入力するためのタイミング信号端子６がある。
このトラック・ホールド制御用タイミング信号によって
被試験デバイス内高速信号端子４から高速信号をサンプ
リングすることにより、トラック・ホールド回路２から
低周波信号出力を出力端子８から出力する。この低周波
信号出力は、被試験デバイス外部で多少引き回しても劣
化が少ないため、テスト・ヘッド７内の機器を用いても
十分に高い品質で取りこむことができる。
【００１０】トラック・ホールド回路２の形式として
は、ブリッジ・ダイオード（Bridge Diode）を用いるも
のが一般的である。しかしながら、この形式ではステッ
プ・リカバリ・ダイオード（Step Recovery Diode）や
トランスなど集積回路内部に作りこみにくい要素が必要
であった。しかし、Bernd Pregardierらが行った“A 1G
sample/s Silicon Bipolar Track & Hold IC",IEEE Int
ernational Solid-State Circuit Conference（1995）
Session 3 / Analog Techniques / Paper WP 3.6, page
58において示されるような高速トラック・ホールド回
路による構成においては、１ＧＨｚ以上の帯域と１２ビ
ット相当の精度を実現可能な高速トラック・ホールド回
路を集積回路内部に組み込むことが可能である。このよ
うなトラック・ホールド回路は、３０トランジスタ程度
の回路規模で実現できる。この規模であれば、数十万ゲ
ート以上の規模になるＳＯＣの被試験デバイスの内部に
組み込んでもコストの増加は問題にならない。
は、ブリッジ・ダイオード（Bridge Diode）を用いるも
のが一般的である。しかしながら、この形式ではステッ
プ・リカバリ・ダイオード（Step Recovery Diode）や
トランスなど集積回路内部に作りこみにくい要素が必要
であった。しかし、Bernd Pregardierらが行った“A 1G
sample/s Silicon Bipolar Track & Hold IC",IEEE Int
ernational Solid-State Circuit Conference（1995）
Session 3 / Analog Techniques / Paper WP 3.6, page
58において示されるような高速トラック・ホールド回
路による構成においては、１ＧＨｚ以上の帯域と１２ビ
ット相当の精度を実現可能な高速トラック・ホールド回
路を集積回路内部に組み込むことが可能である。このよ
うなトラック・ホールド回路は、３０トランジスタ程度
の回路規模で実現できる。この規模であれば、数十万ゲ
ート以上の規模になるＳＯＣの被試験デバイスの内部に
組み込んでもコストの増加は問題にならない。
【００１１】図２に、図１において説明したトラック・
ホールド回路を組み込む本発明の被試験デバイスの構成
の概略図を示す。この図２の被試験デバイス２０はＤＳ
Ｐ１２とＤＡＣ１４と差動出力アンプ１６とを含み、被
試験デバイスの出力である差動出力アンプ１６からの出
力信号を、トランス等の実負荷１８を介して伝送してい
る。また、ＤＡＣ１４と差動出力アンプ１６との間から
マルチプレクサ（以下、「ＭＵＸ」と呼ぶ。）３２とトラ
ック・ホールド回路３０とを介して信号波形３４をテス
ト・ヘッド２４（ＩＣテスタ）へと出力している。さら
に、ＩＣテスタ２４からのクロック信号３６及び制御信
号３８を、トラック・ホールド回路３０及びＭＵＸ３２
へと伝送している。
ホールド回路を組み込む本発明の被試験デバイスの構成
の概略図を示す。この図２の被試験デバイス２０はＤＳ
Ｐ１２とＤＡＣ１４と差動出力アンプ１６とを含み、被
試験デバイスの出力である差動出力アンプ１６からの出
力信号を、トランス等の実負荷１８を介して伝送してい
る。また、ＤＡＣ１４と差動出力アンプ１６との間から
マルチプレクサ（以下、「ＭＵＸ」と呼ぶ。）３２とトラ
ック・ホールド回路３０とを介して信号波形３４をテス
ト・ヘッド２４（ＩＣテスタ）へと出力している。さら
に、ＩＣテスタ２４からのクロック信号３６及び制御信
号３８を、トラック・ホールド回路３０及びＭＵＸ３２
へと伝送している。
【００１２】図２は、従来の場合（図４の場合）と異な
り、伝送路２２、２３を介して伝送していた各点の信号
波形を、被試験デバイス３１に備えたＭＵＸ３２とトラ
ック・ホールド回路３０とにより観測する。このように
被試験デバイス３１において信号波形を観測するので、
図４における伝送路２２、２３の引き回しによって生じ
る高速信号の波形の劣化が、他の方法に比べて明らかに
少なくなる。また、ＭＵＸ３２からトラック・ホールド
回路３０に至る経路は高速アナログ信号を扱うが、トラ
ック・ホールド回路３０の出カすなわちテスタへの信号
波形３４は、トラック・ホールド回路３０の働きで低周
波信号に変換されているため、信号波形の品質が劣化す
ることなく容易に伝送することが可能である。
り、伝送路２２、２３を介して伝送していた各点の信号
波形を、被試験デバイス３１に備えたＭＵＸ３２とトラ
ック・ホールド回路３０とにより観測する。このように
被試験デバイス３１において信号波形を観測するので、
図４における伝送路２２、２３の引き回しによって生じ
る高速信号の波形の劣化が、他の方法に比べて明らかに
少なくなる。また、ＭＵＸ３２からトラック・ホールド
回路３０に至る経路は高速アナログ信号を扱うが、トラ
ック・ホールド回路３０の出カすなわちテスタへの信号
波形３４は、トラック・ホールド回路３０の働きで低周
波信号に変換されているため、信号波形の品質が劣化す
ることなく容易に伝送することが可能である。
【００１３】ここで、図２において被試験デバイス３１
に組み込んだトラック・ホールド回路３０は、テスト時
以外には被試験デバイス３１からの切り離しが可能な構
成であってもよい。具体的には、トラック・ホールド回
路３０の電源を、他の部分の電源とは独立して構成する
ことにより実現できる。これにより、テスト時にのみ、
トラック・ホールド回路３０へと電源を供給して、トラ
ック・ホールド回路３０を用いた被試験デバイスのテス
トを行うことが可能となる。
に組み込んだトラック・ホールド回路３０は、テスト時
以外には被試験デバイス３１からの切り離しが可能な構
成であってもよい。具体的には、トラック・ホールド回
路３０の電源を、他の部分の電源とは独立して構成する
ことにより実現できる。これにより、テスト時にのみ、
トラック・ホールド回路３０へと電源を供給して、トラ
ック・ホールド回路３０を用いた被試験デバイスのテス
トを行うことが可能となる。
【００１４】さらに、例えば、トラック・ホールド回路
３０の制御用タイミング信号（図１におけるトラック・
ホールド制御用タイミング信号６に対応）を発生するた
めの回路を被試験デバイスにさらに追加していてもよ
い。
３０の制御用タイミング信号（図１におけるトラック・
ホールド制御用タイミング信号６に対応）を発生するた
めの回路を被試験デバイスにさらに追加していてもよ
い。
【００１５】（実施例２）実施例１の構成に加えて、図
５に示すように、図２におけるトラック・ホールド回路
３０の後段部にアナログ・ディジタル変換器（以下、
「ＡＤＣ」と呼ぶ）４２を置き、高速信号波形の情報をＡ
ＤＣクロック信号（４４）に応じてディジタル出力信号
（４６）として取り出してもよい。この構成の場合に
は、低周波のアナログ信号として取り出す場合よりも、
ＤＵＴ４０の外部における信号波形の劣化をさらに低減
できる。特に、ＡＤＣとして△Σ型のものを用いた場合
（換言すると、△Σ型ＡＤＣの変調器のみを被試験デバ
イス４０に内蔵する場合）には、被試験デバイスに内蔵
する回路規模をより小さくすることができる。この場
合、出力は少ビット幅のディジタル信号であり、被試験
デバイスの入出力ピンがいたずらに増えることがない。
また、ＡＤＣ４２及びＡＤＣクロック信号（４４）を供
給する回路をＤＵＴ４０に含むようなＡＤＣ回路として
構成されていてもよい。
５に示すように、図２におけるトラック・ホールド回路
３０の後段部にアナログ・ディジタル変換器（以下、
「ＡＤＣ」と呼ぶ）４２を置き、高速信号波形の情報をＡ
ＤＣクロック信号（４４）に応じてディジタル出力信号
（４６）として取り出してもよい。この構成の場合に
は、低周波のアナログ信号として取り出す場合よりも、
ＤＵＴ４０の外部における信号波形の劣化をさらに低減
できる。特に、ＡＤＣとして△Σ型のものを用いた場合
（換言すると、△Σ型ＡＤＣの変調器のみを被試験デバ
イス４０に内蔵する場合）には、被試験デバイスに内蔵
する回路規模をより小さくすることができる。この場
合、出力は少ビット幅のディジタル信号であり、被試験
デバイスの入出力ピンがいたずらに増えることがない。
また、ＡＤＣ４２及びＡＤＣクロック信号（４４）を供
給する回路をＤＵＴ４０に含むようなＡＤＣ回路として
構成されていてもよい。
【００１６】
【発明の効果】以上説明したように、本発明は、次のよ
うな優れた効果を奏する。まず、被試験デバイス内にあ
る高速信号端子からトラック・ホールド回路へ高速信号
を引き回す距離を最短にすることにより、高速信号の波
形品質の劣化を少なくすることが可能となる。また、配
線を引き回す距離が十分短いため、特性インピーダンス
を５０オームに制御する必要がなく、被試験デバイスの
実際の仕様状態に近い条件でのテストが可能となる。ま
た、ＩＣテスタのアナログ部は、低周波信号を扱うこと
のみを必要とするため、安価なものが使用可能である。
さらに、被試験デバイスを作る半導体プロセスが高速化
するに従い、トラック・ホールド回路を高速で動作する
ことが可能となる。したがって、テスト・ヘッドの設計
の変更をすることなくプロセスの進歩に追従することが
可能となる。また、従来の場合と異なり、ＤＵＴボード
を交換する毎にサンプリング・ヘッドを実装しなおす必
要もないため、コストを低減することが可能となる。
うな優れた効果を奏する。まず、被試験デバイス内にあ
る高速信号端子からトラック・ホールド回路へ高速信号
を引き回す距離を最短にすることにより、高速信号の波
形品質の劣化を少なくすることが可能となる。また、配
線を引き回す距離が十分短いため、特性インピーダンス
を５０オームに制御する必要がなく、被試験デバイスの
実際の仕様状態に近い条件でのテストが可能となる。ま
た、ＩＣテスタのアナログ部は、低周波信号を扱うこと
のみを必要とするため、安価なものが使用可能である。
さらに、被試験デバイスを作る半導体プロセスが高速化
するに従い、トラック・ホールド回路を高速で動作する
ことが可能となる。したがって、テスト・ヘッドの設計
の変更をすることなくプロセスの進歩に追従することが
可能となる。また、従来の場合と異なり、ＤＵＴボード
を交換する毎にサンプリング・ヘッドを実装しなおす必
要もないため、コストを低減することが可能となる。
【図１】本発明のトラック・ホールド回路を内蔵した集
積回路の構成を示す概略図である。
積回路の構成を示す概略図である。
【図２】本発明を用いた場合の被試験デバイスのテスト
方法を示す概略図である。
方法を示す概略図である。
【図３】従来の被試験デバイスのテスト方法を示す概略
図である。
図である。
【図４】従来の被試験デバイスのテスト方法を示す概略
図である。
図である。
【図５】本発明による別の実施例を使用したトラック・
ホールド回路を内蔵した集積回路を示す概略図である。
ホールド回路を内蔵した集積回路を示す概略図である。
２ Ｔ／Ｈ回路 ４ 被試験デバイス内高速信号 ６ タイミング信号端子 ８ 低周波信号出力端子 １０ 電源端子 １２ ディジタル信号処理部 １４ ディジタル・アナログ変換器 １６ 差動出力アンプ １８ トランス ３０ トラック・ホールド回路 ３２ マルチプレクサ
Claims (8)
- 【請求項１】 集積回路の外部からの制御用タイミング
信号を受け取り、該制御用タイミング信号に応じた信号
を外部に出力するサンプリング・ヘッドを内蔵した集積
回路。 - 【請求項２】 被試験デバイスに内蔵されたトラック・
ホールド回路と、 該トラック・ホールド回路へとタイミング信号を入力す
るための端子と、 該トラック・ホールド回路から前記タイミング信号の入
力に応じた信号を出力する端子とを含んでなる集積回
路。 - 【請求項３】 前記集積回路は、マルチプレクサをさら
に含んでいる請求項１または２に記載の集積回路。 - 【請求項４】 前記集積回路は、前記トラック・ホール
ド回路の制御用タイミング信号を発生するための回路を
さらに含んでいる請求項１から３のいずれかに記載の集
積回路。 - 【請求項５】 前記トラック・ホールド回路から出力さ
れたアナログ信号をディジタル信号へと変換するアナロ
グ・ディジタル変換回路をさらに含んでいる請求項１か
ら４のいずれかに記載の集積回路。 - 【請求項６】 前記アナログ・ディジタル変換回路が、
△Σ型の変調器のみである請求項５に記載の集積回路。 - 【請求項７】 前記トラック・ホールド回路と前記トラ
ック・ホールド回路へと電源を供給する電源部とが、試
験時以外には切り離し可能な手段をさらに含んでいる請
求項１から６のいずれかに記載の集積回路。 - 【請求項８】 被試験デバイスにトラック・ホールド回
路を内蔵するステップと、 該トラック・ホールド回路へとタイミング信号を入力す
るステップと、 該トラック・ホールド回路から前記タイミング信号の入
力に応じた信号を出力するステップとを含んでなる集積
回路の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001092632A JP2002286813A (ja) | 2001-03-28 | 2001-03-28 | トラック・ホールド回路を内蔵した集積回路及び試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001092632A JP2002286813A (ja) | 2001-03-28 | 2001-03-28 | トラック・ホールド回路を内蔵した集積回路及び試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002286813A true JP2002286813A (ja) | 2002-10-03 |
Family
ID=18947061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001092632A Pending JP2002286813A (ja) | 2001-03-28 | 2001-03-28 | トラック・ホールド回路を内蔵した集積回路及び試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002286813A (ja) |
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-
2001
- 2001-03-28 JP JP2001092632A patent/JP2002286813A/ja active Pending
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