JP2004135337A - バウンダリ・スキャン・テスト技法と協働するｓｅｒｄｅｓ - Google Patents

バウンダリ・スキャン・テスト技法と協働するｓｅｒｄｅｓ Download PDF

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Abstract

【課題】通常データの透明で、汚染を伴わない取り扱いを可能にする。同時に、ＡＣ状況を利用して、バウンダリ・スキャン操作の合成におけるＤＣ状態と置き換えることを可能にする。
【解決手段】代替意味（２３）を、代替意味（２３）を除くｎ個の正規の意味を有するマルチビット文字セットを備えた直列通信チャネルを介して伝送する。直列通信チャネル（５）、第１のＳＥＲＤＥＳ（３９）及び第２のＳＥＲＤＥＳ（４０）を有し、第１のＳＥＲＤＥＳ（３９）が、正規モード・エンコーダ（１１）、代替モード・エンコーダ（１６、１７、１９、２２）、マルチプレクサ（１３）、及び並列・直列変換器（２５）を備え、第２のＳＥＲＤＥＳ（４０）が、直列・並列変換器（３０）、及び代替モード・デコーダ（３４）を備える。
【選択図】　図２

Description

　本発明は、バウンダリ・スキャン・テスト技法と協働するＳＥＲＤＥＳに関する。
　ＳＥＲＤＥＳ（ＳＥＲｉａｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ（並直列変換器／直並列変換器）を表わした頭字語）は、ディジタル通信経路におけるコンポーネントであって、マルチビット並列チャネルからのデータをより高速の直列チャネルに加えられる等価データに変換する。一般に、通信経路は、双方向性であり、それに適応するため、ＳＥＲＤＥＳは、直列チャネルからのデータを並列チャネルチャネルに加えられる等価データに変換することも行う。マルチビット並列チャネル（並列バス・アーキテクチャにおいて見受けられる）は、長距離を高速で動作させると、性能面で問題を生じる場合が多い。例えば、ビット間にスキューを生じる可能性がある。直列チャネルは、かなり速度を上げても、やすやすと動作する場合が多い。ＳＲＤＥＳ回路の一般的な用法は、各端部では並列であるが、その間は直列をなす「長い」通信経路の各端部に１つずつ、対をなすようにＳＥＲＤＥＳを利用することである。
　従って、例えば、高速相互接続直列チャネルは、２．５ＧＨｚで動作可能であって、差動駆動対をなす伝送線路または光ファイバ・リンクとすることが可能であり、一方、２つの並列ポートは、８ビット幅であって、ワード・レートを２５０ＭＨｚとすることが可能である。遠くから見ると、ＳＥＲＤＥＳは、２５０ＭＨｚで刻時される（おそらく長い）８ビット並列経路を形成する、（透明な）ＳＥＲＤＥＳ間接続の一部である。（相互接続直列チャネルにおける情報伝送速度すなわち全ビット・レートは、転送される並列データに関するものよりも速いという点に留意されたい。その余剰容量の一部は、直列チャネルの「ハウスキーピング（house keeping）」を容易にするために利用され、いずれはかなり重要になるであろう。）こうした１対のＳＥＲＤＥＳ回路の典型的な用途は、同じプリント回路基板上に配置された、または、おそらくは、同じシャーシ内の異なるプリント回路基板上に配置され、バックプレーンによって相互接続された個別ＩＣ（集積回路）間の高速データ経路のための送受信機構としてのものである。（もちろん、ＳＥＲＤＥＳ回路には他の用途もあるが、これらは、我々にとって直接関心のある用途である。）こうした構成において、１対のＳＥＲＤＥＳ回路は、あたかもバスによって実施されるかのように、ただし、高周波数で動作するバスに付き物のある種の実用上の問題点（例えば、ビット間スキュー）を伴うことなく、１つの場所（ＩＣまたは他の環境）からもう１つの場所に８ビット・ワードを移送するほぼ透明な機構を形成する。
　さまざまな理由から、高速直列データ（１ビット幅）は、差動対として送られる。これらの理由には、受信端における検出速度（差動受信機では、ｄｖ／ｄｔの２倍になる）、信号の両側で誘起されるノイズの受信機によるコモンモード除去、アースと電源を流れる電流の０の正味変化によるノイズ発生回避が含まれる。さらに、差動対の各信号がＡＣ結合される場合が多い。これによって、異なるメーカのＳＥＲＤＥＳまたは不適合な半導体族が協働可能になる。一般に、４．７μＦのコンデンサが、ＰＣ基板上に配置され、ＳＥＲＤＥＳの直列ポートを結合する差動駆動伝送線路と直列をなす。
　既に指摘したように、直列及び並列経路は、ビット・レートが同じではない。上述の例の場合、２５０ＭＨｚの８倍は２．５ＧＨｚではない。８：１の差ではなく、１０：１の差がある。ビット・レートの差は、可能性のある２５６の８ビット並列ビット・パターン（そられのビット・パターンが見慣れた英数または活版印刷の記号を表わしていなくても、これらは、「文字」と呼ぶのが好都合である）のそれぞれと、１０２４存在する、１０ビットの異なる直列パターンを一意的に対応付けるマッピングを利用することによって処理される。マッピングは、非公式に８ｂ１０ｂと呼ばれる業界標準規格（industry standard）であり、「余剰の」７６８の直列文字がさまざまなやり方で用いられるが、その中には、直列チャネルの動作管理において、監視目的に用いられる全制御文字クラス(entire class of control)の定義がある。留意すべきは、受信ＳＥＲＤＥＳは、１０ビット直列文字を変換して、８ビット並列文字に戻す必要があるので、マッピング機構は双方向性であることが必要とされるという点である。ブロック図のレベルでは、このマッピング機構は、８ｂ１０ｂエンコーダ及びそれと対をなす１０ｂ８ｂデコーダということになる。
　８ｂ１０ｂマッピングの重要な特徴は、８ビット並列文字の各対毎に、その直列パターン対に同じ数の１及び０を含んでいる、１対の１０ビット直列パターンを割り当てるということである。高速直列経路におけるＡＣ結合によって、電荷が蓄積され、その後、伝送信号の振幅が減衰するのを防ぐ（阻止する）には、こうした平衡が必要とされる。さもなければ、不平衡な対応する１０ビット・シーケンスを生じる、８ビット・データのシーケンスが存在することになり、それらが十分に長ければ、結合コンデンサが完全に充電され、結果として、直列チャネルに誤動作が生じることになる。
　あいにく、５つの１と５つの０とを備えた２５２の１０ビット文字だけしか存在しないが、これは、単純な８ｂ１０ｂ方式の場合、不平衡な直列文字と対応付けられる４つの８ビットの文字を備えているということである。特定の並列文字を伴う長い入力シーケンスは、どうにもならないので、実際の８ｂ１０ｂ方式は、「文脈依存型（context sensitive）」であり、直列側が、必ず、多くても２０ビット（２つの入力文字に相当する）にわたって平衡がとれるように、必要に応じて、代替文字のマッピングを変更する。これには、「不一致ビット」と呼ばれるものが必要とされ、既知の仕組みである。関連する問題は、送信ＳＥＲＤＥＳから受信ＳＥＲＤＥＳに明示的に送られるクロック信号がないという点である。代わりに、受信ＳＥＲＤＥＳは、クロック回復を実施する。ＡＣ結合は平衡を必要とするが、クロック回復は、データの規則的に分布した遷移から恩恵を受ける、すなわち、８ビットから１０ビットへのマッピングの中には、他のマッピングに比べて望ましくないものもあるということである。
　基本８ｂ１０ｂ符号化と１０ｂ８ｂ復号化と連係して機能するのが、設定されたＳＥＲＤＥＳプロトコルの一部として直列トラフィックに周期的に挿入される１０ビットフレーム指示文字の符号化及び復号化である。初期トレーニング・シーケンス及びクロック回復の実施に関連したこの仕組み（フレーム指示文字によってパケットが分離される）によって、受信ＳＥＲＤＥＳと送信ＳＥＲＤＥＳの「同期」が可能になり、周波数ロック・ループ及び位相ロック・ループの両方が関与することになる。こうした制御文字の生成及び認識タスクは、よく用いられる直列チャネル制御文字（そのうちの、「コンマ」Ｋ２８．５がその文字ファミリの１メンバである）を、それらのパターンの１の補数を含む、ある連続した数の０が後続する、ある連続した数の１として定義することによって容易化される。このデューティのために選択されたパターンは、２つの連続した０がすぐ後続する、５つの連続した１と、２つの連続した１がすぐ後続する、５つの連続した０である。結局、これは、別様であれば、８ｂ１０ｂ方式において使用されない「余剰（suplus）」コードにこうした意味を割り当てることによって実現可能になる。
　次に、工業強度（industrial strength）のインターネット・ルータに見受けられるルータ・カード及びライン・カードのような、多くのＩＣを備えた大規模で複雑なプリント回路基板のテスト容易性の問題について検討してみることにする。明らかに、それらのメーカ・バージョンには、上述のＳＥＲＤＥＳ対を含むものもある。
　取り付けられるＩＣをテストする先行技術による旧式の方法には、テスト装置と、この場合にはプリント回路基板アセンブリであるＤＵＴ（被測定物）上における有効位置とを電気的に接触させる「ベッド・オブ・ネイル（bed of nail）」が必要とされる。エッジ・コネクタのランドと基板に取り付けられた任意のケーブルに対して、さらなる接続が施される。テスト装置は、電力を給与し、刺激を加え、測定を行う。しかし、この２０〜３０年間にわたって生じたトレンドによって、こうしたテストの適用範囲が制限されるようになってきた。これらには、多数の小さいトレース、多層基板の内部層におけるトレース、及び、テスト取り付け具によって付加される寄生インピーダンスに対して好ましくない反応を回路に生じさせる高い動作周波数が含まれる。ある特定クラスのプリント回路基板アセンブリに関する電子機器業界において主力をなすのは、依然としてベッド・オブ・ネイルによるテストであるが、最近になって、大規模で複雑なプリント回路基板アセンブリのテスト、及び、その故障診断に役立つ別のアプローチが浮上してきた。それは、「バウンダリ・スキャン」の名で通っており、要するに、外部テスタによって用いることが可能な、量的に制限があるが、極めて有用な、内部テスト容易性回路構成をＩＣ内に取り入れるということである。
　バウンダリ・スキャン技法は、ＪＴＡＧ（Joint Test Action Group）と呼ばれる団体を形成する関係メーカ団体によって開発された。この努力により、ようやく、ＩＥＥＥ１１４９．１として正式に承認された、２００ページをかなり上回る業界標準規格が得られた。それに提示されたバウンダリ・スキャン技法は大いに関心を引くものであり、次の数パラグラフにわたって、いくつかの関連する概念について要約を試みることにする。その時点において、「何が問題であるか」を認識することができ、本発明の要約及び解説に取り組むことになる。しかし、差しあたっては、上記ＳＥＲＤＥＳ回路について行ったのと全く同様に、バウンダリ・スキャン技法の性質に関する枝葉の部分について簡単に説明しておかなければならない。
　バウンダリ・スキャンの基本的概念は、ＩＣを、その外部接続（「境界」に位置する接続）がその通常のコアＩＣ回路要素から「切断」され、代わりに、前述の内部テスト回路構成に結合されるモードにすることができるということである。その内部テスト回路構成には、バウンダリ・スキャン・レジスタの集合、及び、５つの電気信号を通すＴＡＰ（テスト・アクセス・ポート）を介して動作する監視コントローラが含まれている。バウンダリ・スキャン・テストに含まれることになる各ＩＣピン毎に（ただし、ＴＡＰの５つの信号に関するピンを除外する）、そのＩＣ内に配置された１つ、２つ、または、３つの１ビット・レジスタが関連づけられる。こうしたレジスタの数は、関連ピンの機能によって決まる：すなわち、入力専用または出力専用（１）、トライステート（tri-state）出力（２）、または、双方向性（３）。状況によって、これらのレジスタの１つは、ピンがアクティブであるか（ドライバまたは受信機として）、または、そうではなく、どちらでもないかを（トライステート）表し、１つは、駆動される出力データを表し、もう１つは、受信する入力データを表わす。ＩＣピンとそのそれぞれのレジスタ・セット（バウンダリ・スキャン・テストの場合）との間、及び、そのそれぞれのコアＩＣ回路要素（通常動作の場合）との間における、この選択的結合は、ＭＵＸ（マルチプレクサ）によって実施される。バウンダリ・スキャン・レジスタ及びこれらのＭＵＸは、約２００のゲートを実施するのに必要な１６状態の小規模有限状態機械（small finite state machine）に結合され、その制御を受ける。バウンダリ・スキャン状態機械は、ＴＡＰの５つの信号によって有限状態機械と通信を行う外部テスト装置からその副指令を受け、外部テスト装置にその結果を報告する。
　ＴＡＰインターフェイスの５つの信号は、ＴＤＩ（テスト・データ入力）、ＴＤＯ（テスト・データ出力）、ＴＣＫ（テスト・クロック）、ＴＭＳ（テスト・モード選択）、及び、ＴＲＳＴ（テスト・リセット）である。回路基板上にいくつかのＩＣが存在する典型的な場合、ＴＣＫ（及び、おそらくはＴＲＳＴ）は、各信号の単一インスタンスによってＩＣの全てに共通する信号とすることが可能である。ＴＭＳが、基本的に、アドレス指定能力のためにユニット選択及び置換を可能にする、「このチップに関するバウンダリ・スキャン許可」操作を実施する機能を果たす方法が定義される。それと、パス・スルー（内部における、バイパス・スキャン・レジスタを介したＴＤＩからＴＤＯへの）とが連係して、あるＩＣのＴＤＯから次のＩＣのＴＤＩ等々といったデイジー・チェーニング（daisy chaining）が可能になるので、バウンダリ・スキャン技法の支援に必要な回路基板に対する追加ピンの数のために、基板上の多数のＩＣにとってさえ、その有用性が台無しになるようなことはない。ユニット選択能力及びデイジー・チェーンによって形成されるループを利用することによって、外部テスト装置の保護の下に、下記のタイプのテスト操作を実施することが可能になる。
　ある特定のＩＣ内における各ピンの状況を指定することが可能である。ピンが内部で駆動される場合、論理１または論理０を指定することが可能である。ピンが外部から駆動されることになる場合、受信値をラッチすることが可能である。ピンはトライステートとすることも可能である。受信値レジスタのＴＤＯへの直列シフト・アウトによって、全てのピンの値を外部テスト装置に報告することが可能である。内部ルック・バック装置によって、バウンダリ・スキャン回路要素は、受信の場合と同様、やはり報告される、ピンを駆動しようとするそれ自体の試みを測定することが可能になる。これに関して、出力ピンの検知は、ＰＣ基板に対する実際のオーム接続からドライバ段１つ分戻って実施されるので、例えば、その線路におけるアースへの短絡は、駆動しようとする試みの正確な測定を妨げることがないように十分に減結合（decoupl）されることになる。その意図は、ＩＣのドライバ及び受信機の状態をあらかじめ大まかに査定しておきたいということであり、いずれ実施される後続のテストによってこうした外部短絡を発見するのを待つのに十分な忍耐力があるということである。
　全てのＩＣがいつでも使えるバウンダリ・スキャン能力を備えているという確信が得られると、次に、その能力を利用して、ＩＣ間の相互接続トレースに置ける故障の有無を判定することが可能になる。これは、あるＩＣのバウンダリ・スキャン機構に命じて、指定の１と０のパターンで、他のＩＣにつながる線路を駆動し、その後、それらのＩＣにその結果を報告させることによって実施される。駆動される値を適正に選択することによって、導通、アースまたはＶDDへの短絡、及び、互いの短絡について、トレース（それに付随するハンダ接合を含む）をテストすることが可能になる。今日のＰＣ基板における小型表面実装部品が高密度であること、ＰＣ基板の中には巨大な（１平方フィートが珍しくはない）ものもあること、多層技法が頻繁に用いられること、及び、ボール・グリッド・アレイにおけるような接近不能なハンダ接合を考慮すると、こうした適正な接続性の検証は取るに足りない問題ではない。
　適正な接続性が確立すると、正しい故障診断の実施が今やかなり容易になることを見込んで、バウンダリ・スキャン機構をオフにし、他の手段を利用して、さらなる機能テストを実施することが可能になる。
　バウンダリ・スキャン操作に関与する者は、ＤＣテストであるかのように考えがちである。確かに、ＩＣピンにオシロスコープのプローブを取り付けたとしたら、波形の変化が観測される場合が多い。しかし、実際には、ＩＣピンは、テスト・アルゴリズムにおける次のステップに従って変更されるまで、特定の論理状態（ＤＣ事象）によって静的に駆動される。原則的に、そのタイプのバウンダリ・スキャン操作は、おそらく、「静的」バウンダリ・スキャンと呼ぶのがより適切であるが、「ＤＣバウンダリ・スキャン」が、代わりに、慣習的に公認された用語になっている。従って、時には、適合する場合、「ＤＣ」バウンダリ・スキャンと呼ぶのが好都合であると感じることもある。
　とりわけ、最近になって、「ＡＣバウンダリ・スキャン」技法が登場しているので、ＤＣバウンダリ・スキャンに頻繁に変化が生じるということと、真のＡＣ動作とを混同してはならない。それを区別するのは、そのバウンダリ・スキャン操作に関連したドライバ回路要素が、遷移（transition）を生じさせ、関連する受信回路要素がその遷移に応答するということである。ドライバと受信機との間の経路におけるＡＣ結合を許容するというのが、その意図するところである。一般に、クロック信号を利用して、伝送される遷移を生じさせ、送信または受信プロセスの一方に選択された移相を施して、受信結果の予測電圧レベルを変化させる。こうして、ＡＣバウンダリ・スキャン技法によって、テストを受けるピン間の経路にＡＣ結合の干渉が生じる可能性があっても、論理１と０の両方を用いることができるということが確認される。ＡＣバウンダリ・スキャンの遷移感応性は、より多くの回路要素を組み込むことを必要とするので、ＤＣバウンダリ・スキャンと比較すると、おそらく、多少「面倒（fussy）」であり、信頼性が劣る。
　従って、独立形ＩＣとしての、または、他の主たる機能を備えたＩＣに追加として組み込まれるものとしてのＳＥＲＤＥＳにバウンダリ・スキャン技法を適用する場合に遭遇する２つの問題に取りかかることにする。第１の問題は、差動ドライバが、チップ・コアによって供給されるデータを駆動するか、または、ＡＣであるか、ＤＣであるかにかかわらず、バウンダリ・スキャン機構によって供給されるデータを駆動するか、を制御するＭＵＸが介在する場合、伝送線路対を駆動する（または、代わりに、おそらく光源を駆動する）差動ドライバが、一般に、許容できない高周波数で動作するということである。比較的低速のバウンダリ・スキャン操作モードは、おそらく正常に機能するが、チップ・コアで生じるデータの超高速経路は、使用性の及ばないほどに損なわれることになる。第２の問題は、異なるＩＣのＳＥＲＤＥＳ間における高速経路にＡＣ結合が存在することである。これによって、あるＳＥＲＤＥＳからの「ＤＣ」出力刺激が他のＳＥＲＤＥＳに対するＤＣ入力刺激なるのが阻止される。そのため、さらに、その経路に対応するＰＣ基板のトレースがＤＣバウンダリ・スキャンによってテストされるのが阻止される。前述のそのＭＵＸの使用のため、ＡＣバウンダリ・スキャンも適切ではない。（前記第１の問題）
　次に、品質の優れたＳＥＲＤＥＳ回路の供給業者が、おそらくは、第三者に販売される商品に用いるため、第二者によってアセンブルされる、複雑なプリント回路基板アセンブリ（例えば、ルータ・カード及び線路カード）に用いられるこうしたＳＥＲＤＥＳから構成される／を含むＩＣの製作を申し出たものと仮定する。これらのＳＥＲＤＥＳは、その相互接続直列チャネルにおいてＡＣ結合を利用することもあれば、利用しないこともあり、利用する場合には、それによって、ＤＣバウンダリ・スキャンの利用が阻止されるが、同時に、ＭＵＸの使用が必要になるため、いずれにせよ、ＡＣ及びＤＣバウンダリ・スキャンは、両方とも、排除されることになる。問題となるＩＣには、製作時にさまざまなテストを実施することが可能であるが、取り付け以前は、それが、そのテスト（おそらく、全く異なる工場で実施される）において不合格になる、アセンブルされたプリント回路基板アセンブリの診断に役立つことはほとんどない。問題となるＩＣが、ＳＥＲＤＥＳセクションの直列チャネルが除外されるため、完全なバウンダリ・スキャンを実施することができない場合、テスト及びトラブル・シューティング・プロセス中に、さらなる不確実性が生じることになる。こうした不確実性には、経済的コストがあり、別様に望ましくない。従って、ＳＥＲＤＥＳがＩＥＥＥ１１４９．１に記載のＤＣバウンダリ・スキャン・テスト技法に加わることができるようにする簡便で、コスト有効性の高いやり方があれば、望ましい。
　送信元ＳＥＲＤＥＳと宛先ＳＥＲＤＥＳとの間の相互接続ＡＣ結合直列チャネルに関するＤＣバウンダリ・スキャンを実施する問題には、バウンダリ・スキャン・テスト・モード中、通常ミッション・モード・トラフィックの代わりに、選択されたテスト・モード・トラフィックに置換することが含まれる。通常ミッション・モード動作中、８ビット並列文字ミッション・モード情報が、８ｂ１０ｂエンコーダによって、対応する従来の１０ビット並列ビット・パターンに置き換られる。これらの１０ビット並列パターンは、並列・直列変換器によって直列化され、直列リンクを介して送信され、直列・並列変換器によって受信されて、受信１０ビット並列コードが得られることになる。受信１０ビット並列コードは、１０ｂ８ｂデコーダに加えられ、当初加えられた８ビット・ミッション・モード文字が回復される。バウンダリ・スキャン・テスト・モード操作において、ミッション・モードの８ビット並列文字に相当するものは、１のバウンダリ・スキャンＤＣ値（「ＢＳ１」）または０のバウンダリ・スキャンＤＣ値（「ＢＳ０」）を送信する要望を表わした、バウンダリ・スキャン環境において生じる信号である。ＢＳ１及びＢＳ０を表わすように選択される直列化ビット・パターンは、フレーム・アライメント文字であり、それぞれ、等しい数の１及び０を含む単一文字になるのが理想である。あいにく、８ｂ１０ｂ符号化方式には、こうした組合せが含まれていない。ＢＳ１及びＢＳ０を表わした、直列リンクを介して送られる直列化ビット・パターンは、それぞれ、１対の１０ビット並列ビット・パターンに符号化されて、その後、それから復号化された、それぞれの対をなす８ビット並列文字によって表わされたかのように、それぞれ、長さが２０ビットである。このバウンダリ・スキャン・テスト・モード操作に関与する１０ビット（直列または並列）のビット・パターン対のそれぞれは、フレーム・アライメント文字、及び、関連する不一致等化文字を含むように選択されている。これによって、ＢＳ１及びＢＳ０が非同期伝送される場合でも、ＡＣ結合直列チャネル内におけるＤＣ線路の平衡が保持され、ＳＥＲＤＥＳによって用いられる不一致ビットの仕組みが遵守され、クロック回復及びフレーム・アライメントが容易化される。受信機のフレーム・ロックに関する許容範囲及び不一致許容範囲によって、それが許される場合、単一文字でＢＳ１及びＢＳ０を表わすことが可能である。これは、ＳＥＲＤＥＳ回路の規格によって考慮されていない動作領域であり、異なる供給業者からの製品間の相互運用性がかなりの問題になる可能性がある。対文字技法では、その最終的な目的が、規格の範囲外にある場合でも、規格によって考慮された動作に従うので、こうした問題は生じない。
　第１の望ましい実施態様の場合、既存の送信元ＳＥＲＤＥＳの８ｂ１０ｂエンコーダと宛先ＳＥＲＤＥＳの１０ｂ８ｂデコーダは、不変のままであるが、バウンダリ・スキャン・テスト・モード操作中、ミッション・モードまたはバウンダリ・スキャン・テスト・モードの操作モードを表わす信号によって制御されるそれぞれの送信元ＭＵＸ及び宛先ＭＵＸによって、それぞれの並列・直列変換器及び直列・並列変換器から切断される。バウンダリ・スキャン・テスト・モード操作中、指示されたＢＳ１またはＢＳ０が、独立した回路要素によってそれぞれの対に符号化され、２つの連続した１０ビット並列ワードが、さらに、送信元ＭＵＸによって送信元ＳＥＲＤＥＳの在来の並列・直列変換器に加えられることになる。結果得られる２０ビット直列ビット・パターンが、直列リンクを介して、宛先ＳＥＲＤＥＳの在来の直列・並列変換器に送信される。次に、受信した１０ビット並列ビット・パターン対は、宛先ＭＵＸによって、在来の１０ｂ８ｂデコーダではなく、代わりに、宛先ＳＥＲＤＥＳの独立した回路要素に経路指定され、受信した１０ビット並列ビット・パターンが、ＢＳ１とＢＳ０のどちらでも、もともと送信されたものに復号化される。この受信情報を表わした信号は、次に、宛先ＳＥＲＤＥＳの適合する関連バウンダリ・スキャン回路要素に加えられる。
　第２の望ましい実施例には、第１の望ましい実施例のＭＵＸの代わりに、バウンダリ・スキャン・テスト・モードが有効であることを直接認識する在来の８ｂ１０ｂエンコーダ及び１０ｂ８ｂデコーダを設けることが含まれる。ミッション・モード中ではなく、バウンダリ・スキャン・テスト・モード中に、送信元ＳＥＲＤＥＳの８ｂ１０ｂエンコーダは、さらに、指示されたＢＳ１またはＢＳ０に応答して、それ自体、関連する２０ビット並列ビット・パターンを生じ、これが、さらに、通常のやり方で、直列化され、送信される。宛先ＳＥＲＤＥＳでは、受信した２０ビット直列パターンが変換されて、並列に戻され、連続ワードとして１０ｂ８ｂデコーダに加えられ、デコーダから、ミッション・モードの通常の８ビット並列文字の代わりに、ＢＳ１及びＢＳ０を表わす独立した個別信号が出力される。ＢＳ１及びＢＳ０を表わす信号は、次に、宛先ＳＥＲＤＥＳの適合する関連バウンダリ・スキャン回路要素に加えられる。
　これらの解決策では、直列化データの敏感な高速経路内にＭＵＸを配置することが回避される。それによって、通常データの透明で、汚染を伴わない取り扱いが可能になり、同時に、ＡＣ状況を利用して、バウンダリ・スキャン操作の合成におけるＤＣ状態と置き換えることが可能になる。
　次に図１を参照すると、コア機能を備えた、互いの通信を必要とする異なるシステム・セクション（２、９）間における高速通信に１対のＳＥＲＤＥＳ（４、７）を利用するシステムの先行技術の略部分ブロック図が示されている。従って、送信元コア機能（Source Core Functionality）２は、１ビット直列経路５を介して受信ＳＥＲＤＥＳ７にアウトバウンド伝送を行うため、送信ＳＥＤＥＳ４の並列側に加えられる８ビット・トラフィック３を送り出す。直列経路５が、ＡＣ結合されるという点にも留意されたい（結合コンデンサ６）。受信ＳＥＲＤＥＳ７は、もとの８ビット・トラフィックを再構成し、再構成したバイト（８）を宛先コア機能（Destination Core Functionality）９に加える。その結果、８ビット・トラフィック３及び８が、全く同じ電気的エンティティであるかのように、２つ以上のコア機能間において８ビット・トラフィックの透明な接続が行われることになる。それらは、もちろん、同じ電気的エンティティではないが、経路５によってカバーされる距離が、別様であれば、情報の真の高速並列伝送を損なうことになる、かなりの距離になる可能性があるとしても、論理的には同じである。その距離は、ちょうど、プリント回路基板上のある位置に配置されたＩＣの１つから、異なる位置に配置されたもう１つのＩＣまでということもあれば、回路基板の１つから、バックプレーンを介したもう１つの回路基板まで、あるいは、おそらくは、それを超える距離ということもあり得る。２つのコア機能が何になるかは、もちろん、システム全体の性質によって決まり、一般に、重要ではない。さらに、機能トラフィックの８ビットのバイトへの量子化、及び、伝送されるバイトを表わすための１０の直列ビットの利用は、市販のＳＥＲＤＥＳ回路について容認された規格によって左右される。直列バイト及び並列バイトの数が異なる他の規格が、いつか登場するかもしれないが、本発明は、それでも適用可能である。
　図１について最終的な言及を行うと、直列経路５は、１ビット幅しかないが、それぞれ、２つの導体を備える関連伝送線路（例えば、ストリップ線路）によって伝搬される、２つの相補性信号を伴う差動経路であり、結合キャパシタンス６が、従って、１対のこうしたキャパシタンスに相当することは、ほぼ確実である。最後に、このブロック図にはバウンダリ・スキャンの要素が含まれていないという点に留意されたい。それは、前述の理由から、先行技術では、ＳＥＲＤＥＳ４とＳＥＲＤＥＳ７との間に介在する力列経路５のＡＣまたはＤＣバウンダリ・スキャン・テストが支援されないためである。
　次に図２を参照すると、ＤＣバウンダリ・スキャン・テスト技法と協働するように、図１のＳＥＲＤＥＳ４に修正を加える（図２の３９）ことが可能な方法の略部分ブロック図１０が描かれている。この図に示すように、コア機能（図１の２）からの８ビット送信元トラフィック３が、８ｂ１０ｂエンコーダ１１に加えられ、そこから、受信ＳＥＲＤＥＳ（図３の３０及び３３）に送るため、（後述するようにＭＵＸ１３を介して）並列・直列変換器２５に加えられる。ところで、図１のＳＥＲＤＥＳ４が、大概は、並列・直列変換器を駆動する８ｂ１０ｂエンコーダであると言ってしまうのは、実際には、かなりの単純化であるが、ここでの目的からして、それは、十分なレベルの抽象化である。やはり、ＭＵＸ１３が、８ｂ１０ｂエンコーダ１１との間に介在する点に留意されたい。ＭＵＸ１３は、バウンダリ・スキャン・テスト信号２４に応答して、バウンダリ・スキャン・テスト・モードが有効でない（すなわち、バウンダリ・スキャン・テスト信号が偽である）場合には必ず、部分的に、８ｂ１０ｂエンコーダ１１からの１０ビット並列文字１２を並列・直列変換器２５の入力１４に結合する。
　並列・直列変換器２５に加えられる１０ビット並列文字１４は、変換され、その直列化された相当文字５が、それぞれ、その終端が図３に示されている、ある形態の伝送線路２８に結合された差動ドライバ２７に加えられる。１０ビット並列文字１４が、８ｂ１０ｂエンコーダ１１から生じる場合、そのシステムは、通常の（非テスト）ミッション・モードで動作しているということが可能である。従来のＳＥＲＤＥＳの場合、その位置にＭＵＸ１３を必要としない。変換器２５のもう一方の側にＭＵＸを配置したくないということ、また、間違いなく、ドライバ２７の伝送線路側ではないということに留意すれば、図２の構成の場合、ＭＵＸ１３の存在が、通常のミッション・モードにおいて悪影響を及ぼすことはない。というのも、（Ａ）それが、完全なディジタル環境内に配置されたディジタル回路であり、（Ｂ）直列ディジタル・データ・ストリーム５の１／１０のデータ・レートで動作し、（Ｃ）高速ドライバ２７及びそのインピーダンス制御伝送線路２８に対して障害となる寄生インピーダンスを示さないためである。
　バウンダリ・スキャン・テスト・モードにおいて、信号２４が真であれば、ＭＵＸ１３は、通常の８ｂ１０ｂエンコーダ１１からではなく、バウンダリ・スキャン・テストの実施中に生じるアクティビティに応答する機構から生じる１０ビット並列データ１５に、並列・直列変換器２５を結合する。並列・直列変換器２５は、これが実施されたことを知らずに、引き続き、通常通りに動作する。
　代替１０ビット並列データ１５は、Ｂ−Ｓｃａｎ送信データ・レジスタ２２に記憶されている値を表示する信号２１に応答して、さらにもう１つのＭＵＸ１６によって選択される、「ＢＳＣ＿１」（バウンダリ・スキャン文字１）または「ＢＳＣ＿０」（バウンダリ・スキャン文字０）を表わしている。レジスタ２２には、どちらであろうと、バウンダリ・スキャン・テスト機構（不図示）が伝送値であると指示している値に従って、１または０がロードされる。ＭＵＸ１６は、次に、ＭＵＸ１３に信号１５として加えるための１０ビット並列パターン対として、１対の１０ビット並列信号（１７、１８）ともう１対のこうした信号（１９、２０）との間で選択を行う（ＭＵＸ１３からのその信号は、さらに、その値が、信号Ｆ1ＣＬＫ２６によって設定される速度でＳＥＲＤＥＳ３９によって順次伝送される信号１４になる）。信号１８は、その完全な対において、等しい数の１と０を備え、ＢＳＣ＿１を表わすように選択された、１対の１０ビット並列パターンである。（すなわち、それは、信号５において、バウンダリ・スキャン・テスト中、論理１を表わす２０ビット直列パターンであり、ＳＥＲＤＥＳの残りの部分に関する限り、フレーム・アライメント文字及び不一致等化文字であるパターンである。）同様に、信号２０は、ＢＳＣ＿０であると理解される、異なる１対の１０ビット並列（フレーム・アライメント／不一致等化）パターンである。信号１８及び２０のビット・パターンは、それぞれ、適合する回路要素１７及び１９（例えば、読み取り専用、読み取り・書き込み、または、フラッシュ系統のレジスタ）に記憶されるか、または、それらによって生成される。
　説明を続ける前に、回路１７及び１９に記憶される、または、それらによって生じる１０ビット並列パターンの性質について詳述してみることにする。既に明らかにしたように、今日のＳＥＲＤＥＳについては、それらのパターンは、対をなすフレーム・アライメント／不一致等化文字であることが望ましい。というのも、これによって、従来式のものであって、ＳＥＲＤＥＳ機構の平衡によって実施される、クロック回復の補助的ハウスキーピング機能が容易になるためである。受信機がそれを許容する場合、その望ましいパターンは、単なる十分な遷移密度を有する１つ以上の文字の利用に緩和することが可能である。しかし、直列チャネルの他に、適切なクロックを受信ＳＥＲＤＥＳに供給する他の何らかの機構（すなわち、自己刻時データからクロックを回復する必要をなくすある種の独立クロック・チャネル）が存在する場合には、それらのさまざまな要件が撤回される可能性がある。次に、直列チャネルがＡＣ結合されない場合、結合コンデンサに蓄積される電荷は問題にはならないし、ＢＳＣ＿１またはＢＳＣ＿０を表わすために選択されたパターン内の等しい数の１及び０は不要になる。こうしたＤＣ結合の場合、上述したばかりのフレーム・アライメント文字を選択することもできるし、選択しなくてもかまわない。すなわち、クロック回復が問題にならず、ＡＣ結合が存在しない場合、図３の説明が済めば明らかになるように、ミッション・モード操作中に、既に別の「正規文字（regular character）」の意味が割り当てられていたとしても、ＢＳＣ＿１及びＢＳＣ＿０として利用するために、ほぼ任意の１０ビット並列文字を選択することが可能である。
　しかし、典型的な今日のＳＥＲＤＥＳの場合、独立したクロック配信機構は存在せず、直列チャネルがＡＣ結合される可能性が高く、ほぼ確実でさえある。従って、ＢＳＣ＿１及びＢＳＣ＿０が時々非同期的に送られる場合にも、信頼性のあるクロック回復が望まれるし、結合機構の飽和を防がなければならない。すなわち、フレーム・アライメント文字を送り（または、十分な遷移密度（transition density）が得られるようにし）、直列化ビット・ストリーム２８における１及び０を等しい数に保たなければならないということである。あいにく、両方の要件を満たす個別フレーム・アライメント文字は存在しない。しかし、連続対として、等しい数の１と０を備える、異なる文字対が存在する。これらの文字対の中には、フレーム・アライメント文字、及び、関連する不一致等化文字がある。好都合なことには、これらの文字対集合の１つ以上が、受信機の要求を満たすことになる（その許容範囲に応じて）。それらによって、わずかな電荷の一時的蓄積を生じる可能性があるが、蓄積される電荷量がほぼ０に近いところをさまよっている限りにおいて、害はない。これは、望ましい実施態様の場合、ＢＳＣ＿１及びＢＳＣ＿０を表わすため、選択対をなすフレーム・アライメント／不一致等化文字を送るためである。ＩＥＥＥ１１４９．１規格内において可能な、こうした可能性のある組合せが数多く存在する。例えば：
Figure 2004135337
　上記パターンにおける下線付きのビット位置に留意されたい。留意すべき、８ｂ１０ｂ符号化の有効なアーティファクト、及び、フレーム・アライメント文字の検出規則が存在する。少なくとも５つの連続した１の直後に、少なくとも３つの０が続くか、少なくとも５つの連続した０の直後に、少なくとも３つの連続した１が続く場合には必ず、フレーム・アライメント文字が表示される。従って、ＢＳＣ＿１とＢＳＣ＿０のいずれか一方を受信したことを判定する規則として、フレーム・アライメント文字の検出規則を再現してみることにする。それによって、通常は、下線付き位置においてビットのサンプリングが可能になる。ＢＳＣ＿０の場合には、０のサンプリングを行い、ＢＳＣ＿１の場合には、１のサンプリングを行うことになるという点に留意されたい。さらに、クロック回復または既存のフレーム・アライメントが、いずれかの方向に１ビット分だけずれていても、やはり、正しい結果が得られることになる。これによって、バウンダリ・スキャン文字の回復機構が別様の場合よりも強力になる。これは、ＳＥＲＤＥＳの場合、ＳＥＲＤＥＳを「較正」して、受信機ビット・アライメントを調整する前に、バウンダリ・スキャン・テストが実施されることになる可能性が高いので、有効である。こうした較正は、クロック回復プロセスのマージンを拡大するのに役立つ。較正されないＳＥＲＤＥＳは、所望どおりの信頼性のある働きは不可能であり、従って、例示パターンにおける上述の冗長性の効用は得られない。
　明らかに、同じ考えが、ＢＳＣ＿１及びＢＳＣ＿０の両方に当てはまり、上述のさまざまな条件を満たすことを前提として、任意の複数の１０ビットからなる直列化シーケンスを利用することが可能である（すなわち、単なる対ではなく）。
　次に、図２の修正されたＳＥＲＤＥＳ３９と協働するように、図１の受信ＳＥＲＤＥＳ７に修正を施す（図３の４０）ことが可能な方法を描いた略部分ブロック図３８である、図３を参照する。差動駆動直列線路２８が、適合する受信機２９に結合され、直列ビット・パターン信号５が、送信Ｆ1（図２の２６）の回復バージョン（クロック回復による、ただし、不図示の）、または、専用経路（不図示）によって明示的に伝送されるＦ1の条件付きバージョンである、クロック信号Ｆ1ＣＬＫ３１によって刻時される直列・並列変換器３０に加えられる。
　直列・並列変換器３０の１０ビット並列出力３２は、その出力８が、通常（非テスト）ミッション・モード操作中、受信コア機能９に対して宛先トラフィックとして加えられる８ビット並列バイトである、１０ｂ８ｂデコーダ３３に加えられる。１０ビット並列出力３２は、そのタスクがＢＳＣ＿１及びＢＳＣ＿０に対応するパターンを認識することである、ＢＳＣデコーダ３４にも加えられる。ＢＳＣデコーダ３４には、例えば、そのセルが、その２つの論理値がＢＳＣ＿１及びＢＳＣ＿０に相当する、単一出力３５を備えたゲート集合（やはり不図示）に接続されている、適正な長さのレジスタ（不図示）を含むことが可能である。ＢＳＣデコーダ３４の１ビット出力３５は、バウンダリ・スキャン受信データ・レジスタ３６に加えられ、バウンダリ・スキャン・テスト機構の平衡に用いるために収集される。
　ＢＳＣデコーダ３４は、所望の場合、バウンダリ・スキャン・テスト信号２４に応答することが可能であるが、一般的な場合には、必要がないはずである。それとは反対に、特別な理由がなければ、バウンダリ・スキャン・テスト信号２４の値を認識せずに、ＢＳＣ復号化機能が進められても、害はない。というのも、それが表わしているのは、ただ単に、Ｂ−Ｓｃａｎ受信データ・レジスタ３６が過剰にセットされるか、または、それが重要ではない期間中クリアされるということにすぎないからである。
　最後に、ここでは、最終的な観測結果について述べることにする。まず、図２及び３において、従来の８ｂ１０ｂエンコーダ及び１０ｂ８ｂデコーダが、ＢＳＣ＿１及びＢＳＣ＿０を供給し、復号化する他の機構によって補完される（バウンダリ・スキャン中、選択的に取って代わられる）ものとして示された。この利点は、既存の機構が変更を受けないまま放置されるので、タスクの実施が容易になり、信頼性及び性能といった付随する問題に対する影響が最小限に抑えられるということである。図４に、変更を受けた好適な実施態様を示す。
　次に図４を参照すると、送信ＳＥＲＤＥＳ内において、８ビット・アウトバウンド・ミッション・モード・トラフィック４２及びアウトバウンド・バウンダリ・スキャン・テスト・トラフィック４９の両方が、拡張８ｂ１０ｂエンコーダ４３に加えられ、そこから、１０ビット並列パターン５１が、並列・直列変換機構４４に加えられる。機構４３は、バウンダリ・スキャン・テスト信号２４に応答して、バウンダリ・スキャン・テスト信号が偽の場合には、ちょうどＩＥＥＥ１１４９．１に規定のようにトラフィック４２を符号化し、バウンダリ・スキャン・テスト信号が真の場合には、図３及び４に関連してＢＳＣ＿１及びＢＳＣ＿０について示された説明に従って、トラフィック４９に適切な符号化を施す。次に、機構４４は、その出力５２がパターン５１に対応する１０ビット並列パターンである、直列・並列変換機構４６を備える受信ＳＥＲＤＥＳに終端がくる、１ビット直列チャネル４５（ＡＣ結合される場合もあれば、されない場合もある）を駆動する。パターン５２は、（Ａ）ＩＥＥＥ１１４９．１に指定の全てのインバウンド・ミッション・モード・トラフィック４８を復号化し、同時に、（Ｂ）インバウンド・バウンダリ・スキャン・テスト・トラフィック５０としてＢ−Ｓｃａｎ受信データ・レジスタ３６に加えられる、それぞれ、論理１及び論理０としてＢＳＣ＿１及びＢＳＣ＿０を表わすために利用されたパターン５２も復号化する、拡張１０ｂ８ｂデコーダ４７に加えられる。レジスタ２２及び３６は、バウンダリ・スキャン・テスト・サーキュリティのバランスへ接続されるか、さもなくば、前述の図２及び図３に関する記載と同様の方法で駆動する。
　オプションにより、バウンダリ・スキャン・テスト信号５３に応答する拡張８ｂ１０ｂデコーダ４７が示された。これは、デコーダ４７が内部で機能する方法に関する選択の問題であると思われる。この状況は、図３のＢＳＣデコーダ３４に関して前述のものとほぼ同じである。通常ミッション・モード中のインバウンド・バウンダリ・スキャン・テスト・トラフィック５０に関するアクティビティの有無は、ミッション・モード中、ミッション・モード・トラフィック４８が正しく、バウンダリ・スキャン・テスト中、テスト・トラフィック５０が正しい限りにおいて、おそらく問題にならない。
　やはり留意しておくべきは、それぞれの代替意味（alternate meaning）を表わすため、選択されるフレーム・アライメント／不一致等化文字シーケンスの選好は、今日のＳＥＲＤＥＳの特性、直列チャネルにおけるＡＣ結合の利用または不利用、または、８ｂ１０ｂスタイルの符号化によって左右されるという点である。これらのどの１つからでも逸脱すれば、耐えられない不一致等に関する許容範囲のような問題に応じて、単一フレーム・アライメント文字、または、単一の任意文字の利用でさえ可能になる。
　この説明において記載の例は、正規モード中に従来のやり方で実施する大文字集合に関するものである。これらの例は、代替モード中に、大文字集合の一部を再定義して、大文字集合の正規定義に含まれない単一ビットの代替情報を送受信することに限定された。明らかに、再定義の仕組みは、１つの単一ビット情報に制限する必要はなく、簡単に複製して、２つ以上の単一ビット量を伝えることが可能であり、あるいは、再定義の仕組みによって、１つ以上の２ビット（または３ビット等）量の代替情報に対するマッピングを生成することが可能である。
　最後に、８ビットから１０ビットへの変換、及び、その逆の変換（８ｂ１０ｂ／１０ｂ８ｂ）のための確定的符号化及び復号化方法を利用したＳＥＲＤＥＳについて解説した。まず、こうした確定的アプローチの場合でさえ、「８」及び「１０」という数は、単なる例証のためのものにすぎない。それぞれ、Ｍ及びＮといった他のビット数を検討することが可能である（ここで、ＮはＭを超える）。次に、符号化及び複合化の仕組みは、厳格に確定的である必要はない。同じ機能を実施し、本発明に関連して用いることが可能な、既知の統計的方法（例えば、線形フィードバック・シフト・レジスタによって生成される擬似ランダム・シーケンスを利用する）も存在する。
１対のＳＥＲＤＥＳ回路を利用して、システム内の２つの独立した環境間におけるＡＣ結合直列通信を確立する、ＤＣバウンダリ・スキャン・テスト技法を支援しない、先行技術による技法の略部分ブロック図である。 図３に関連して、ＤＣバウンダリ・スキャン・テスト技法と協働するように、図１の送信ＳＥＲＤＥＳに修正を加えることが可能な方法の略ブロック図である。 図２に関連して、ＤＣバウンダリ・スキャン・テスト技法と協働するように、図１の受信ＳＥＲＤＥＳに修正を加えることが可能な方法の略ブロック図である。 本発明の望ましい代替実施態様の略ブロック図である。
符号の説明
　５　直列通信チャネル
　１０　伝送装置
　１１　正規モード・エンコーダ
　１３　マルチプレクサ
　１６、１７、１９、２２　代替モード・エンコーダ
　２５　並列・直列変換器
　３０　直列・並列変換器
　３４　代替モード・デコーダ
　３８　伝送装置
　３９　第１のＳＥＲＤＥＳ
　４０　第２のＳＥＲＤＥＳ
　４３　エンコーダ
　４４　直列・並列変換器
　４６　並列・直列変換器
　４７　デコーダ

Claims (9)

  1. 　代替意味を、該代替意味を除くｎ個の正規の意味を有するマルチビット文字セットを備えた直列通信チャネルを介して伝送する方法であって、
    　（ａ）正規モードにおいて、前記マルチビット文字セットを利用して加えられる正規意味のトラフィックに対応するマルチビット直列ビット・パターンを前記直列通信チャネルを介して伝送するステップと、
    　（ｂ）代替モードにおいて、少なくともｍ個の可能性のある代替意味を備えた代替トラフィックを加えるステップと、
    　（ｃ）前記マルチビット直列ビット・パターンのうちの少なくとも第１のパターンと、ステップ（ｂ）で加えられた前記代替トラフィックにおける第１の代替意味とを関連づけるステップと、
    　（ｄ）前記マルチビット直列ビット・パターンのうちの少なくとも第２のパターンと、ステップ（ｂ）で加えられた前記代替トラフィックにおける第２の代替意味とを関連づけるステップと、
    　（ｅ）前記代替モードにおいて、ステップ（ｃ）及び（ｄ）によって、ステップ（ｂ）で加えられた前記代替トラフィックと関連づけられたマルチビット直列パターンを前記直列通信チャネルを介して伝送するステップと、
    　（ｆ）伝送されるマルチビット直列ビット・パターンを前記直列通信チャネルを介して受信するステップと、
    　（ｇ）ステップ（ｅ）で伝送された前記マルチビット直列ビット・パターンを復号化して、ステップ（ｂ）で加えられた代替トラフィックにどの代替意味が含まれていたかを判定するステップと、
    　（ｈ）前記代替モード中の働いている代替回路要素に、ステップ（ｇ）で判定された代替意味を表わす少なくとも１つの信号を供給するステップと、
    　を有することを特徴とする方法。
  2. 　前記代替モードが、バウンダリ・スキャン・テストであることと、代替トラフィックが、論理１及び論理０の代替意味を備えることと、マルチビット文字セットが並列ビット・パターンの文字セットであることと、さらに、ステップ（ｃ）及び（ｄ）の関連づけに、それぞれ、正規モード並列トラフィックのワードを、前記マルチビット直列ビット・パターンのうち少なくとも第１のパターン、及び、前記マルチビット直列ビット・パターンのうち少なくとも第２のパターンに対応する代替モード並列トラフィックのワードに置換するステップが含まれることと、さらに、並列ビット・パターンをマルチビット直列ビット・パターンに変換するステップを有すること、を特徴とする請求項１に記載の方法。
  3. 　ステップ（ｅ）において伝送される前記マルチビット直列ビット・パターンに、フレーム指示文字が含まれることを特徴とする、請求項１に記載の方法。
  4. 　代替意味を、該代替意味を除くｎ個の正規の意味を有するマルチビット文字セットを備えた直列通信チャネルを介して伝送するための装置であって、
    　入力及び出力を備えた直列通信チャネル、第１のＳＥＲＤＥＳ、及び第２のＳＥＲＤＥＳを備え、
    　前記第１のＳＥＲＤＥＳが、
    　マルチビット文字セットおけるＪ個のビットによる並列ビット・パターンとして表現される正規モード・トラフィックを受信するように結合された入力、及び、Ｋ（Ｊ≦Ｋ）個のビットによる対応する並列ビット・パターンを送り出す出力を備えた正規モード・エンコーダと、
    　前記代替意味を表す１つ以上のビットによる代替モード・トラフィックを受信するように結合された入力、及びＫ個のビットによるさまざまな順次並列ビット・パターン例の対応するグループを送り出す出力を備えた代替モード・エンコーダと、
    　前記正規モード・エンコーダの出力に結合された第１のデータ入力、前記代替モード・エンコーダの出力に結合された第２のデータ入力、さらに、前記正規モードと前記代替モードのいずれが有効かを表わした信号に応答する制御入力も備え、その出力が、正規モード中の前記第１のデータ入力、及びテスト・モード中の前記第２のデータ入力に相当するマルチプレクサと、
    　前記マルチプレクサの前記出力に結合された並列入力、及び前記直列通信チャネルの入力に結合された直列出力を備える並列・直列変換器と、を含み、
    　前記第２のＳＥＲＤＥＳが、
    　前記直列通信チャネル出力に結合された入力、及び前記第１のＳＥＲＤＥＳの並列・直列変換器の入力に加えられるビット・パターンを送り出す出力を備えた直列・並列変換器と、
    　前記直列・並列変換器の前記出力に結合され、代替モード中に前記代替意味を表した少なくとも１つの信号が生じる出力を備えた代替モード・デコーダと、を含む、
    　ことを特徴とする装置。
  5. 　前記正規モード・エンコーダが８ｂ１０ｂエンコーダであることを特徴とする請求項４に記載の装置。
  6. 　前記直列チャネルがＡＣ結合されており、対応するグループのそれぞれが、グループとして、等しい数の１と０を備えるＫ個のビットによるさまざまな並列ビット・パターンを有することを特徴とする請求項４に記載の装置。
  7. 　代替意味を、該代替意味を除くｎ個の正規意味を有するマルチビット文字セットを備えた直列通信チャネルを介して伝送するための装置であって、
    　入力及び出力を備えた直列通信チャネル、第１のＳＥＲＤＥＳ、及び第２のＳＥＲＤＥＳを備え、
    　前記第１のＳＥＲＤＥＳが、
    　正規及び代替動作モードを表わした選択信号を受信するように結合された選択入力、前記マルチビット文字セットにおけるＪ個のビットによる並列ビット・パターンとして表現される正規モード・トラフィックを受信するように結合された正規モード・トラフィック入力、前記代替意味を表す１つ以上のビットの代替モード・トラフィックを受信するように結合された代替モード・トラフィック入力、さらに、前記選択信号が正規動作モードを指示している場合には、Ｋ（Ｊ？Ｋ）個のビットによるさまざまな順次並列ビット・パターン例の対応する正規グループを送り出し、前記選択信号が代替動作モードを指示している場合には、Ｋ個のビットによるさまざまな順次並列ビット・パターン例を送り出す出力も備えたエンコーダと、
    　前記エンコーダの出力に結合された並列入力、及び前記直列通信チャネルの入力に結合された直列出力を備える並列・直列変換器と、を含み、
    　前記第２のＳＥＲＤＥＳが、
    　前記直列通信チャネルの前記出力に結合された入力、及び、前記第１のＳＥＲＤＥＳの前記並列・直列変換器に加えられるビット・パターンを送り出す出力を備えた直列・並列変換器と、
    　前記選択信号に結合された選択入力、前記直列・並列変換器の前記出力に結合されたマルチビット入力、さらに、前記代替モードにおいて、前記代替意味を表す少なくとも１つの信号が生じる出力も備えるデコーダと、を含む、
    　ことを特徴とする装置。
  8. 　前記エンコーダが８ｂ１０ｂエンコーダであることを特徴とする、請求項７に記載の装置。
  9. 　前記直列チャネルがＡＣ結合されており、対応するグループのそれぞれが、グループとして、等しい数の１と０を備えるＫ個のビットによるさまざまな並列ビット・パターンを有することを特徴とする請求項７に記載の装置。
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