JP2006189352A - インピーダンス変換回路、入出力回路及び半導体試験装置 - Google Patents

Abstract

【課題】 伝送線路の駆動能力が弱いＤＵＴについても、低コストかつ簡易な構成で、その特性試験を可能とする。
【解決手段】 半導体試験装置１の入出力回路８０における伝送線路７０とＤＵＴ１０との間にインピーダンス変換回路９０を接続する。インピーダンス変換回路９０は、抵抗（第一抵抗Ｒｔｐ８１−１，第二抵抗Ｒｔｓ８１−２）と、この抵抗の一端からの電圧を所定倍し、この所定倍した電圧から抵抗の他端の電圧を減算し、この減算で得られた電圧を出力する２入力１出力のアナログ演算器（第一アナログ演算器８２−１，第二アナログ演算器８２−２）と、このアナログ演算器の出力信号を低インピーダンスで出力するバッファ（第一バッファ８３−１，第二バッファ８３−２）とで構成されており、ＤＵＴ１０の出力信号を低インピーダンスで出力し、伝送線路７０を駆動可能とする。
【選択図】 図１

Description

本発明は、被試験デバイス（ＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ））の特性試験を行う半導体試験装置、そのＤＵＴとの間で信号の授受を行う入出力回路、この入出力回路に接続可能なインピーダンス変換回路に関し、特に、出力端子の駆動能力が弱いＤＵＴの特性試験に好適な半導体試験装置、これに備えられる入出力回路及びインピーダンス変換回路に関する。

本発明を説明するに先立ち、従来の半導体試験装置の構成について、図１２を参照して説明する。
ＤＵＴ１０を試験対象とする半導体試験装置１００は、同図に示すように、主要な構成として、試験パターンや期待値パターンなどを生成するパターン発生器２０、このパターン発生器２０からの試験パターンをテスト信号波形に整形する波形整形器３０、この波形整形器３０で整形されたテスト信号波形をＤＵＴ１０へ送るとともに、ＤＵＴ１０が試験パターンにもとづいて出力する出力信号を受け取る入出力回路２００、ＤＵＴ１０が出力した出力信号（試験結果）とパターン発生器２０からの期待値パターンとを論理比較して一致・不一致を検出し、ＤＵＴ１０の良否判断を行う判定手段（パターン比較器）４０、ＤＵＴ１０に所望の直流電圧を印加する電圧源（図示せず）やＤＵＴ１０に供給される電源電流を検出する電流検出部（図示せず）等を有して判定手段４０にＤＵＴ１０の良否判定を行わせる直流試験手段５０などを備えている。

ここで、入出力回路２００は、図１３に示すように、波形整形器３０からの試験パターンをＤＵＴ１０に供給するドライバＤｒ、ＤＵＴ１０からの出力信号を受け取って判定手段４０へ送るコンパレータＣｐ、このコンパレータＣｐの出力負荷である抵抗Ｒｐなどを有している。
なお、これらドライバＤｒやコンパレータＣｐを含む部分をテスタ部６０という。

さらに、入出力回路２００においては、それらドライバＤｒやコンパレータＣｐとＤＵＴ１０との間が伝送線路７０で接続されている。伝送線路７０には、通常、インピーダンスＺｏ＝５０Ω、長さが数十ｃｍから数ｍの同軸ケーブルが用いられる。
このような入出力回路２００に関する技術は、従来から種々提案されている（例えば、特許文献１参照。）。
なお、同図において、ＤＵＴ１０は、その出力ピンを理想ドライバと内部抵抗でモデル化してある。

ところで、半導体試験装置１００が試験対象とするＤＵＴ１０は、近年多様化してきている。例えば、時計用のＩＣのように消費電力が非常に低いものや、自動車用の半導体のように２０Ｖを印加しても壊れないようなものなどがある。
これらのうち、低消費電力型のＤＵＴは、消費電力削減のため、出力の駆動能力を意図的に弱める設計がなされる傾向がある。このようなＤＵＴでは、その内部において電流吸い込み、吐き出し能力が制限されている。このため、ＤＵＴが５０Ω系の伝送線路を駆動しようとした場合、この電流制限が働いてしまい、内部抵抗が突然増大したように振舞う。このような場合、テスタ側では正しい波形が観測できない。

そこで、この問題を回避するために、まず、半導体試験装置のテスタ側を低消費電力型のＤＵＴに対応可能に設計し直すことが考えられる。しかし、これでは研究開発コストや製造コストが多大にかかるという問題があった。

このため、低コストで低消費電力型のＤＵＴに対応する方法として、例えば、図１４に示すように、電流制限抵抗ＲｉｒをＤＵＴ１０の外部に挿入する方法が用いられている（第一の従来技術）。
このようにすれば、ＤＵＴ１０の内部の電流制限に引っ掛からない範囲でＤＵＴ１０は伝送線路を駆動できる。

また、他の方法として、図１５に示すように、テスタ部６０のスイッチＳＷ１を制御して、終端抵抗Ｒｐを外してしまうことが考えられる（第二の従来技術）。
これにより、５０Ω終端ではなく、ハイインピーダンス終端となり、ＤＵＴ１０が出した電圧を、テスタ部６０のコンパレータＣｐにそのまま伝えることができる。
国際公開ＷＯ０３／００８９８５公報

しかしながら、第一の従来技術においては、電流制限抵抗Ｒｉｒを入れることにより、ＤＵＴ１０が出した信号の振幅が電流制限抵抗Ｒｉｒと伝送線路７０のインピーダンスＺｏとで分圧されてしまうため、テスタ側では小さな振幅を検知しなければならなくなるという問題があった。
また、第二の従来技術においては、伝送線路７０の両端のインピーダンスが高いため、多重反射が発生し波形が収束するまでに長い時間を要し、高速・高タイミング精度での試験が困難となるという問題があった。

本発明は、上記の事情にかんがみなされたものであり、出力の駆動能力が弱いＤＵＴについても、低コストかつ簡易な構成で伝送線路を正常に駆動して、その特性試験を行うことができ、さらに、試験時に得られる出力信号の振幅が小さくならず、しかも、高速・高タイミング精度での試験を可能とするインピーダンス変換回路、入出力回路及び半導体試験装置の提供を目的とする。

この目的を達成するため、本発明のインピーダンス変換回路は、第一抵抗と、この第一抵抗の一端の電圧を所定倍し、この所定倍した電圧から第一抵抗の他端の電圧を減算し、この減算で得られた電圧を出力する第一アナログ演算器と、この第一アナログ演算器の出力側に接続された第二抵抗と、この第二抵抗の一端の電圧を所定倍し、この所定倍した電圧から第二抵抗の他端の電圧を減算し、この減算で得られた電圧を出力する第二アナログ演算器とを有し、第一抵抗が、第二アナログ演算器の出力側に接続された構成としてある。

インピーダンス変換回路をこのような構成とすると、直流のインピーダンス変換を簡単かつ小型の回路構成で実現できる。
しかも、このインピーダンス変換回路を、駆動能力の弱いＤＵＴの出力を増強するためのアシスト回路として、半導体試験装置におけるＤＵＴの近くに挿入することで、テスタのハードウエアに大きな変更を加えることなく、伝送線路の駆動能力が弱いＤＵＴから所望の振幅の電圧波形を得て、その特性試験を行うことができる。

また、本発明のインピーダンス変換回路は、第一アナログ演算器の出力側と第二抵抗との間に第一バッファを接続した構成としてある。
インピーダンス変換回路をこのような構成とすれば、第一アナログ演算器と外部回路とが第一バッファにより分離されるため、第一アナログ演算器が外乱を受けることを防止できる。

また、本発明のインピーダンス変換回路は、第一バッファが、電圧利得１又は所定倍数の増幅率を有した構成としてある。
インピーダンス変換回路をこのような構成とすると、第一バッファが電圧利得１を有するときには、電圧値はそのままに低インピーダンスでその信号を出力することができる。一方、第一バッファが所定倍数の増幅率を有するときには、テスタドライバを見かけの上で高電圧化できる。

また、本発明のインピーダンス変換回路は、第二アナログ演算器の出力側と第一抵抗との間に第二バッファを接続した構成としてある。
インピーダンス変換回路をこのような構成とすれば、第二アナログ演算器と外部回路とが第二バッファにより分離されるため、第二アナログ演算器が外乱を受けることを防止できる。

また、本発明のインピーダンス変換回路は、第二バッファが、電圧利得１又は所定倍数の増幅率を有した構成としてある。
インピーダンス変換回路をこのような構成とすると、第二バッファが電圧利得１を有するときには、電圧値はそのままに低インピーダンスでその信号を出力することができる。一方、第二バッファが所定倍数の増幅率を有するときには、テスタドライバを見かけの上で高電圧化できる。

また、本発明のインピーダンス変換回路は、第一アナログ演算器が、第一抵抗の一端の電圧を非反転入力する第一オペアンプと、第一抵抗の他端の電圧を非反転入力する第二オペアンプと、第一オペアンプの出力を非反転入力するとともに、第二オペアンプの出力を反転入力する第三オペアンプと、第二オペアンプの出力側と第三オペアンプの反転入力端子との間に接続された反転入力側抵抗と、一方が第三オペアンプの出力側に接続され、他方が第三オペアンプの反転入力端子に接続された帰還抵抗とを有した構成としてある。

インピーダンス変換回路をこのような構成とすれば、簡易な構成で２入力１出力の第一アナログ演算器を実現できる。そして、インピーダンス変換回路は、この第一アナログ演算器の他にバッファと抵抗とを有した構成であるため、小型かつ低コストで実現できる。

また、本発明のインピーダンス変換回路は、第二アナログ演算器が、第二抵抗の一端の電圧を非反転入力する第一オペアンプと、第二抵抗の他端の電圧を非反転入力する第二オペアンプと、第一オペアンプの出力を非反転入力するとともに、第二オペアンプの出力を反転入力する第三オペアンプと、第二オペアンプの出力側と第三オペアンプの反転入力端子との間に接続された反転入力側抵抗と、一方が第三オペアンプの出力側に接続され、他方が第三オペアンプの反転入力端子に接続された帰還抵抗とを有した構成としてある。

インピーダンス変換回路をこのような構成とすると、簡易な構成で２入力１出力の第二アナログ演算器を実現できる。そして、インピーダンス変換回路は、この第二アナログ演算器の他にバッファと抵抗とを有した構成であるため、小型かつ低コストで実現できる。

また、本発明の入出力回路は、所定の信号を半導体集積回路へ送るドライバと、半導体集積回路からの出力信号を受けるコンパレータと、ドライバ及び／又はコンパレータと半導体集積回路との間に接続されて所定の信号及び／又は出力信号を送る伝送線路とを有する入出力回路であって、伝送線路と半導体集積回路との間に、半導体集積回路の出力信号を受け低インピーダンスで出力するインピーダンス変換回路を備えた構成としてある。

入出力回路をこのような構成とすれば、ＤＵＴの近くにインピーダンス変換回路が配置されるため、ＤＵＴ側から見ると、あたかもテスタピンの入力インピーダンスが高くなったように見える。これにより、出力インピーダンスが高いために伝送線路の駆動能力が弱いＤＵＴについても、その出力信号をアシスト（増強）し、伝送線路を駆動させて、テスタ側で所望の振幅の電圧波形を得ることができる。
また、テスタとＤＵＴとの間にインピーダンス変換回路という付加回路を挿入しているにもかかわらず、一本の伝送線路で双方向の信号伝達を実現できる。すなわち、テスタから見れば、通常のＩ／Ｏデバイスとなんら変わりない試験が実現できる。

さらに、伝送線路と半導体集積回路（ＤＵＴ）との間にインピーダンス変換回路を挿入することで、駆動能力の弱いＤＵＴについてもその特性試験が可能となる。このため、テスタ側では、そのハードウエアに大きな変更を加える必要がなく、研究開発コストや製造コストを低減できる。
しかも、インピーダンス変換回路の出力インピーダンスを低くすることができるため、伝送線路７０の両端のインピーダンスが高いことで多重反射が発生し波形が収束するまでに長い時間を要するといった問題を解消できる。したがって、高速・高タイミング精度での試験が可能となる。

また、本発明の入出力回路は、インピーダンス変換回路が、上記請求項１〜請求項７のいずれかに記載のインピーダンス変換回路からなる構成としてある。
入出力回路をこのような構成とすると、半導体集積回路の出力信号を低インピーダンスで出力することができる。これにより、伝送線路の駆動が可能となり、テスタ側で所望の電圧波形を得て、その半導体集積回路の特性試験を行うことができる。

また、本発明の半導体試験装置は、試験パターンと期待値パターンとを生成するパターン発生器と、試験パターンをテスト信号波形に整形する波形整形器と、テスト信号波形を半導体集積回路へ送るとともに、半導体集積回路の出力信号を受ける入出力回路と、出力信号と期待値パターンとを比較する判定手段とを備えた半導体試験装置であって、入出力回路が、上記請求項８又は請求項９記載の入出力回路からなる構成としてある。

半導体試験装置をこのような構成とすれば、駆動能力の弱いデバイスの出力を増強するためのアシスト回路すなわちインピーダンス変換回路がＤＵＴ近くに配置されるため、伝送線路を駆動してＤＵＴから出力信号をことである。
しかも、簡単かつ小型のインピーダンス変換回路が伝送線路とＤＵＴとの間に挿入された構成であるため、テスタ側の大幅変更を要せず、低コストで実現できる。
さらに、本発明の半導体試験装置は、従来の電流制限抵抗を挿入するものでもなく、また、テスタ部のスイッチを開にして終端抵抗を外しハイインピーダンス終端とするものでもないため、得られる出力信号の振幅が小さくならず、かつ、高速・高タイミング精度によりＤＵＴの特性試験を行うことができる。

以上のように、本発明によれば、簡易かつ小型のインピーダンス変換回路をＤＵＴの近く（伝送線路とＤＵＴとの間）に挿入することで、伝送線路の駆動能力の弱いＤＵＴの出力を増強し、伝送線路を駆動させて、所望の振幅の電圧波形を得、そのＤＵＴの特性試験を行うことができる。

以下、本発明に係るインピーダンス変換回路、入出力回路及び半導体試験装置の好ましい実施形態について、図面を参照して説明する。

［インピーダンス変換回路、入出力回路及び半導体試験装置の構成］
まず、本発明のインピーダンス変換回路、入出力回路及び半導体試験装置の実施形態について、図１、図２を参照して説明する。
図１は、本発明の入出力回路の回路構成を示す構成図、図２は、インピーダンス変換回路の回路構成を示す電子回路図である。

図１に示す入出力回路８０は、図１２に示した従来と同様の半導体試験装置１に備えられている。
半導体試験装置１は、ＤＵＴ（被試験デバイス）１０の良否判断を行う試験装置であって、図１２に示したように、主要構成として、パターン発生器２０と、波形整形器３０と、判定手段４０と、直流試験手段５０とを有し、さらに本実施形態の入出力回路８０を有している。

ここで、入出力回路８０は、図１に示すように、ドライバＤｒとコンパレータＣｐと抵抗Ｒｐとを含むテスタ部６０を有し、このテスタ部６０とＤＵＴ１０との間は、伝送線路７０で接続されており、さらに、この伝送線路７０とＤＵＴ１０との間にインピーダンス変換回路９０が接続されている。

インピーダンス変換回路９０（９０ａ）は、図２に示すように、抵抗９１（第一抵抗Ｒｔｐ９１−１，第二抵抗Ｒｔｓ９１−２）と、２入力１出力のアナログ演算器９２（第一アナログ演算器９２−１，第二アナログ演算器９２−２）と、バッファ９３（第一バッファ９３−１，第二バッファ９３−２）とを有している。

第一抵抗Ｒｔｐ９１−１（終端抵抗Ｒｔｐ）は、一方が、テスタ側（伝送線路側）に接続され、他方が、第二バッファ９３−２の出力側に接続されている。
第一アナログ演算器９２−１は、第一抵抗Ｒｔｐ９１−１の一端（テスタ側（伝送線路側）に接続されている方）の電圧と、他端（第二バッファ９３−２の出力側に接続されている方）の電圧とをそれぞれ入力する（これにより２入力となる）。次いで、第一抵抗Ｒｔｐ９１−１の一端から入力した電圧を所定倍（本実施形態においては、２倍）する。さらに、この所定倍した電圧から第一抵抗Ｒｔｐ９１−１の他端の電圧を減算する。そして、この減算によって得られた電圧を出力する（これにより１出力となる）。

第一バッファ９３−１は、第一アナログ演算器９２−１の出力を低インピーダンスで出力する。
第二抵抗Ｒｔｓ９１−２（終端抵抗Ｒｔｓ）は、一方が、ＤＵＴ１０の端子に接続され、他方が、第一バッファ９３−１の出力側に接続されている。

第二アナログ演算器９２−２は、第二抵抗Ｒｔｓ９１−２の一端（ＤＵＴ１０に接続されている方）の電圧と、他端（第一バッファ９３−１の出力側に接続されている方）の電圧とをそれぞれ入力する（これにより２入力となる）。次いで、第二抵抗Ｒｔｓ９１−２の一端から入力した電圧を所定倍（本実施形態においては、２倍）する。さらに、この所定倍した電圧から第二抵抗Ｒｔｓ９１−２の他端の電圧を減算する。そして、この減算によって得られた電圧を出力する（これにより１出力となる）。
第二バッファ９３−２は、第二アナログ演算器９２−２の出力を低インピーダンスで出力する。

なお、本実施形態のインピーダンス変換回路９０においては、抵抗Ｒｔｐを「第一抵抗９１−１」、抵抗Ｒｔｓを「第二抵抗９１−２」としてある。ただし、これら「第一抵抗９１−１」や「第二抵抗９１−２」は、説明の便宜上、その順番で付したものである。このため、例えば、抵抗Ｒｔｐを第二抵抗９３−２、抵抗Ｒｔｓを第一抵抗９３−１と呼称することも可能である。

アナログ演算器９２は、図３に示すように、オペアンプを用いた回路で構成することができる。
例えば、第一アナログ演算器９２−１においては、第一抵抗９１−１の一端の電圧を非反転入力する第一オペアンプ９２−１１と、第一抵抗９１−１の他端の電圧を非反転入力する第二オペアンプ９２−１２と、第一オペアンプ９２−１１の出力を非反転入力するとともに、第二オペアンプ９２−１２の出力を反転入力する第三オペアンプ９２−１３と、第二オペアンプ９２−１２の出力側と第三オペアンプ９２−１３の反転入力端子との間に接続された反転入力側抵抗９２−１４と、一方が第三オペアンプ９２−１３の出力側に接続され、他方が第三オペアンプ９２−１３の反転入力端子に接続された帰還抵抗９２−１５とを有した構成としてある。

このような構成により、２入力１出力のアナログ演算器を実現することができる。
なお、この構成は、第一アナログ演算器９２−１だけでなく、第二アナログ演算器９２−２においても採用可能である。
ただし、第一アナログ演算器９２−１や第二アナログ演算器９２−２は、図３に示したようなオペアンプを用いた回路以外の回路で構成することもできる。

バッファ９３は、アナログ演算器９２と外部回路とを分離して、アナログ演算器９２が外乱を受けるのを防止する。
例えばアナログ演算器９２としてオペアンプを用いた場合、このオペアンプの出力インピーダンスはゼロΩということはなく、その出力部分にはフィードバック抵抗がある。ここで、オペアンプの出力インピーダンスが高い場合には、そのオペアンプの出力端子が受けた外乱が演算結果に誤差として乗ってきてしまうことになる。そこで、オペアンプ（アナログ演算器９２）の出力側にバッファ９３を挿入することにより、アナログ演算器９２が外乱を受けることを防止して、演算結果に生じる誤差を抑えることができる。

また、バッファ９３は、電圧利得１の低インピーダンス出力アンプである。
なお、バッファ９３は、図２においては電圧利得１としてあるが、これに限るものではなく、例えば、図４（インピーダンス変換回路９０ｂ）に示すように、所定倍数の増幅率（「×１／ｍ」又は「×ｍ」）とすることもできる。これにより、テスタドライバを見かけの上で高電圧化することができる。

次に、本実施形態のインピーダンス変換回路の回路構成によりインピーダンス変換が可能であることを、図５を参照して証明する。
同図は、本実施形態のインピーダンス変換回路が接続された入出力回路の構成を示すとともに、電圧の測定位置を示す電子回路図である。
ここで、回路の各ノードの電圧を、Ｖ１（テスタ部のドライバＤｒの出力側における電圧）、Ｖ２（抵抗Ｒｐと伝送線路７０との間における電圧）、Ｖ３（伝送線路７０とインピーダンス変換回路９０の第一抵抗Ｒｔｐ９１−１との間における電圧）、Ｖ４（第二バッファ９３−２の出力側の電圧）、Ｖ５（第一バッファ９３−１の出力側の電圧）、Ｖ６（第二抵抗Ｒｔｓ９１−１とＤＵＴ１０との間における電圧）、Ｖ７（ＤＵＴ１０の内部抵抗Ｒｓと理想ドライバとの間における電圧）とする。

次の各ノードの電圧は、各式により決まる。
Ｖ３＝（Ｒｔｐ×Ｖ１＋Ｒｐ×Ｖ４）／（Ｒｐ＋Ｒｔｐ）
・・・（式１）
Ｖ５＝２×Ｖ３−Ｖ４ ・・・（式２）
Ｖ６＝（Ｒｓ×Ｖ５＋Ｒｔｓ×Ｖ７）／（Ｒｔｓ＋Ｒｓ）
・・・（式３）
Ｖ４＝２×Ｖ６−Ｖ５ ・・・（式４）

ここで、式２に式１を代入し、Ｒｐ＝Ｒｔｐとおけば、
Ｖ５＝Ｖ１ ・・・（式５）
である。つまり、テスタドライバが出した電圧がそのままＶ５に現われる。このことから、ＤＵＴ側から見ると、あたかもテスタドライバの出力インピーダンスが第二抵抗Ｒｔｓ９１−２になっているように見える。

次に、式３及び式４より、Ｖ４は、
Ｖ４＝｛（Ｒｓ−Ｒｔｓ）×Ｖ５＋２×Ｒｔｓ×Ｖ７｝／（Ｒｔｓ＋Ｒｓ） ・・・（式６）
である。
次に、テスタドライバから出力される電流Ｉ１は、
Ｉ１＝（Ｖ１−Ｖ４）／（Ｒｐ＋Ｒｔｐ） ・・・（式７）
である。

また、ＤＵＴ１０に流れ込む電流Ｉ２は、
Ｉ２＝（Ｖ５−Ｖ７）／（Ｒｔｓ＋Ｒｓ） ・・・（式８）
である。
ここで、式７に式５及び式６を代入して整理し、さらに式８を適用すると、
Ｉ１＝Ｉ２×２×Ｒｔｓ／（Ｒｐ＋Ｒｔｐ） ・・・（式９）
となる。

このことから、ドライバの出力電流Ｉ１とＤＵＴ１０に流れ込む電流Ｉ２は、単純に抵抗の比で決まることがわかる。
さらに、式９は、Ｒｓに無関係であることから、ＤＵＴ１０の内部抵抗に無関係に式９が成り立つことを意味する。
この性質は、式９のような係数を考慮すればテスタドライバ側からでもＶＳＩＭ（Ｖｏｌｔａｇｅ Ｓｏｕｒｃｅ Ｉ Ｍｅａｓｕｒｅ：電圧印加電流測定）試験やＩＳＶＭ（Ｉ Ｓｏｕｒｃｅ Ｖｏｌｔａｇｅ Ｍｅａｓｕｒｅ：電圧印加電流測定）試験が可能であることを意味する。

なお、ＤＵＴ１０の内部抵抗Ｒｓが特殊な値を有する場合には、次のようになる。
例えば、内部抵抗Ｒｓが第二抵抗Ｒｔｓ９１−２と等しい値を有する場合は、式６より、
Ｖ４＝Ｖ７ ・・・（式１０）
である。つまり、ＤＵＴ１０の出力電圧がそのままＶ４に現われる。
このことから、テスタドライバから見ると、あたかもＤＵＴ１０の出力インピーダンスが第一抵抗Ｒｔｓ９１−１になっているように見える。

また、例えば、内部抵抗Ｒｓが無限大の場合（ＤＵＴ１０がオープンの場合）は、式６に留数の定理を適用して、式５を代入すれば、
Ｖ４＝Ｖ１ ・・・（式１１）
である。また、このとき電流Ｉ１がゼロとなることから、
Ｖ１＝Ｖ３＝Ｖ４ ・・・（式１２）
である。つまり、テスタドライバから見ると第一抵抗Ｒｔｓ９１−１がオープンのように見える。

さらに、例えば、内部抵抗Ｒｓ＝０、かつ、Ｖ７＝０の場合（ＤＵＴ１０がＧＮＤにショートした場合を想定）は、式６より、
Ｖ４＝−Ｖ５ ・・・（式１３）
となる。さらに、テスタの終端抵抗Ｒｐ＝第一抵抗Ｒｔｐ９１−１であれば、式５が適用でき、
Ｖ４＝−Ｖ１ ・・・（式１４）
となる。この結果を式１に代入すれば、
Ｖ３＝０ ・・・（式１５）
となる。このことは、ＤＵＴ１０がＧＮＤにショートすれば、あたかもテスタから見て第一抵抗Ｒｔｓ９１−１がゼロΩでＧＮＤにショートしているように見えることを意味する。

［各ノードの電圧測定］
次に、本実施形態のインピーダンス変換回路の各ノードにおける電圧波形の測定結果（測定１〜測定３）について、図５〜図１０を参照して説明する。

（測定１）
まず、テスタ部の終端抵抗Ｒｐ，伝送線路のインピーダンスＺｏ，第一抵抗Ｒｔｐがそれぞれ５０Ω（Ｒｐ＝Ｚｏ＝Ｒｔｐ＝５０Ω）、第二抵抗Ｒｔｓ，ＤＵＴ１０の内部抵抗Ｒｓがそれぞれ２００Ω（Ｒｔｓ＝Ｒｓ＝２００Ω）の場合における入出力回路４０の各ノードの電圧波形について、図５、図６を参照して説明する。
図６は、各ノードにおける電圧波形の測定結果を示す波形図である。
なお、遅延５ｎｓ、スルーレート１００Ｖ／ｕｓ、伝送線路７０の時間長を１０ｎｓとする。ただし、５ｎｓの遅延はアナログ演算器のモデルの中に組み込まれており、遅延時間はトータルで１５ｎｓとなる。

この場合、図５、図６に示すように、テスタ部のドライバＤｒから１．０Ｖの電圧が出力されると（Ｖ１）、抵抗Ｒｐで電圧降下し（Ｖ２）、伝送線路７０で遅延して（Ｖ３）、第一抵抗Ｒｔｐ９１−１の手前から第一アナログ演算器９２−１に入力される。また、第一抵抗Ｒｔｐ９１−１と第二アナログ演算器９２−２との間における電圧Ｖ４も第一アナログ演算器９２−１に入力されるが、この電圧Ｖ４は、０Ｖである。第一アナログ演算器９２−１に入力された電圧Ｖ３が所定倍（ここでは、２倍）され、この所定倍された電圧からＶ４が減算され、この減算で得られた電圧が第一アナログ演算器９２−１から出力される（Ｖ５）。なお、Ｖ５の波形の立ち上がり，立ち下がりがなだらかになっているのは、第一アナログ演算器９２−１を構成するオペアンプのスルーレートによるものである。

第一アナログ演算器９２−１の出力が第二抵抗Ｒｔｓで電圧降下し（Ｖ６）、ＤＵＴ１０へ送られる。
ＤＵＴ１０の理想ドライバの出力（Ｖ７）が、ＤＵＴ１０の内部抵抗Ｒｓで電圧降下し（Ｖ６）、第二抵抗Ｒｔｓ９１−２の手前から第二アナログ演算器９２−２に入力される。また、第二抵抗Ｒｔｐ９１−２と第一アナログ演算器９２−１との間における電圧Ｖ５も第二アナログ演算器９２−２に入力されるが、この電圧Ｖ５は、０Ｖである。第二アナログ演算器９２−２に入力された電圧Ｖ６が所定倍（ここでは、２倍）され、この所定倍された電圧からＶ５が減算され、この減算で得られた電圧が第二アナログ演算器９２−２から出力される（Ｖ４）。
この出力電圧（Ｖ４）は、第一抵抗Ｒｔｐ９１−１、伝送線路７０を介してテスタへ送られる（Ｖ３，Ｖ２，Ｖ１）。

このように、インピーダンス変換回路９０においては、第二抵抗Ｒｔｓ９１−２でＤＵＴ１０からの０．５Ｖの電圧Ｖ６を入力すると、同じ０．５Ｖで第一抵抗Ｒｔｐ９１−１から電圧Ｖ３を出力している。そして、第二抵抗Ｒｔｓ９１−２は２００Ωであるのに対し、第一抵抗Ｒｒｐ９１−１は５０Ωであることから、インピーダンスが変換されて電圧を出力していることがわかる。
これにより、Ｖ３の出力インピーダンスは５０Ωと小さくなっていることから、伝送線路７０の駆動が可能となっている。

（測定２）
次に、テスタの終端抵抗Ｒｐ，伝送線路のインピーダンスＺｏ，第一抵抗Ｒｔｐがそれぞれ５０Ω（Ｒｐ＝Ｚｏ＝Ｒｔｐ＝５０Ω）、ＤＵＴ側はＧＮＤにショートした場合における入出力回路４０の各ノードの電圧波形について、図７、図８を参照して説明する。

この場合、図７に示すインピーダンス変換回路９０の各素子の機能は、図５に示すインピーダンス変換回路９０の各素子の機能と同様である。ただし、ＤＵＴ側がＧＮＤにショートされているため、テスタドライバＤｒの出力信号が反射係数−１で戻ってくる。この様子が、図８のＶ５→Ｖ４に示されている。

（測定３）
次に、テスタの終端抵抗Ｒｐ，伝送線路のインピーダンスＺｏ，第一抵抗Ｒｔｐがそれぞれ５０Ω（Ｒｐ＝Ｚｏ＝Ｒｔｐ＝５０Ω）、ＤＵＴ側がオープンの場合における入出力回路４０の各ノードの電圧波形について、図９、図１０を参照して説明する。

この場合、図９に示すインピーダンス変換回路９０の各素子の機能は、図５に示すインピーダンス変換回路９０の各素子の機能と同様である。ただし、ＤＵＴ側がオープンであるため、テスタドライバＤｒの出力信号が全反射して戻ってくる。この様子が、図１０に示されている。

［入出力回路の他の構成例］
次に、本実施形態の入出力回路の他の構成例について、図１１を参照して説明する。
同図に示すように、入出力回路４０の他の構成例として、インピーダンス変換回路９０とＤＵＴ１０との間に、並列にＤＣ測定ユニット３００を接続した構成とすることができる。
ＤＣ測定ユニット３００は、ＤＣ試験（ＤＣ ｔｅｓｔ）などに用いられる測定ユニットであって、通常はテスタ部と伝送線路７０との間に並列にスイッチを介して接続されている。
本実施形態においては、インピーダンス変換回路９０が伝送線路７０とＤＵＴ１０との間に接続されることから、ＤＵＴ１０のＤＣ試験を行うためにＤＣ測定ユニット３００をインピーダンス変換回路９０とＤＵＴ１０との間に並列に接続するものである。
なお、ＤＣ測定ユニット３００の内部構成や機能等の詳細については、特開２００２−１０７４０５号公報に開示されている。

以上、本発明のインピーダンス変換回路、入出力回路及び半導体試験装置の好ましい実施形態について説明したが、本発明に係るインピーダンス変換回路、入出力回路及び半導体試験装置は上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した実施形態では、伝送線路が１本のみ備えられた半導体試験装置においてＤＵＴの近くにインピーダンス変換回路を接続した実施形態を示したが、その半導体試験装置としては、伝送線路を１本のみ備えたものに限定されるものではなく、複数本備えたものにおいてもＤＵＴの近くにインピーダンス変換回路を接続することは可能である。

本発明は、ＤＵＴからの出力信号を低インピーダンスで出力することを可能とする発明であるため、ＤＵＴから出力信号を受ける装置や機器に利用可能である。

本発明の入出力回路の構成を示す概略図である。 本発明のインピーダンス変換回路の構成を示す電子回路図である。 アナログ演算器の構成を示す電子回路図である。 本発明のインピーダンス変換回路の他の構成を示す電子回路図である。 ＤＵＴが接続された入出力回路の各ノードの位置を示す電子回路図である。 図５に示す各ノードでの電圧波形を示す波形図である。 ＤＵＴ側がショートされた入出力回路の各ノードの位置を示す電子回路図である。 図７に示す各ノードでの電圧波形を示す波形図である。 ＤＵＴ側がオープンにされた入出力回路の各ノードの位置を示す電子回路図である。 図９に示す各ノードでの電圧波形を示す波形図である。 入出力回路の他の構成を示す電子回路図である。 従来の半導体試験装置の構成を示すブロック図である。 従来の入出力回路の構成を示す概略図である。 従来の入出力回路の他の構成を示す概略図である。 従来の入出力回路のさらに他の構成を示す概略図である。

符号の説明

１ 半導体試験装置
１０ ＤＵＴ
２０ パターン発生器
３０ 波形整形器
４０ 判定手段
５０ 直流試験手段
６０ テスタ部
７０ 伝送線路
８０ 入出力回路
９０ インピーダンス変換回路
９１−１ 第一抵抗Ｒｔｐ
９１−２ 第二抵抗Ｒｔｓ
９２−１ 第一アナログ演算器
９２−２ 第二アナログ演算器
９３−１ 第一バッファ
９３−２ 第二バッファ
９２−１１ 第一オペアンプ
９２−１２ 第二オペアンプ
９２−１３ 第三オペアンプ
９２−１４ 反転入力側抵抗Ｒｆ
９２−１５ 帰還抵抗Ｒｆ
３００ ＤＣ測定ユニット
Ｄｒ ドライバ（テスタドライバ）
Ｃｐ コンパレータ

Claims (10)

1. 第一抵抗と、
   この第一抵抗の一端の電圧を所定倍し、この所定倍した電圧から前記第一抵抗の他端の電圧を減算し、この減算で得られた電圧を出力する第一アナログ演算器と、
   この第一アナログ演算器の出力側に接続された第二抵抗と、
   この第二抵抗の一端の電圧を所定倍し、この所定倍した電圧から前記第二抵抗の他端の電圧を減算し、この減算で得られた電圧を出力する第二アナログ演算器とを有し、
   前記第一抵抗が、前記第二アナログ演算器の出力側に接続された
   ことを特徴とするインピーダンス変換回路。
2. 前記第一アナログ演算器の出力側と前記第二抵抗との間に第一バッファを接続した
   ことを特徴とする請求項１記載のインピーダンス変換回路。
3. 前記第一バッファが、電圧利得１又は所定倍数の増幅率を有した
   ことを特徴とする請求項２記載のインピーダンス変換回路。
4. 前記第二アナログ演算器の出力側と前記第一抵抗との間に第二バッファを接続した
   ことを特徴とする請求項１〜３のいずれかに記載のインピーダンス変換回路。
5. 前記第二バッファが、電圧利得１又は所定倍数の増幅率を有した
   ことを特徴とする請求項４記載のインピーダンス変換回路。
6. 前記第一アナログ演算器が、
   前記第一抵抗の一端の電圧を非反転入力する第一オペアンプと、
   前記第一抵抗の他端の電圧を非反転入力する第二オペアンプと、
   前記第一オペアンプの出力を非反転入力するとともに、前記第二オペアンプの出力を反転入力する第三オペアンプと、
   前記第二オペアンプの出力側と前記第三オペアンプの反転入力端子との間に接続された反転入力側抵抗と、
   一方が前記第三オペアンプの出力側に接続され、他方が前記第三オペアンプの反転入力端子に接続された帰還抵抗とを有した
   ことを特徴とする請求項１〜５のいずれかに記載のインピーダンス変換回路。
7. 前記第二アナログ演算器が、
   前記第二抵抗の一端の電圧を非反転入力する第一オペアンプと、
   前記第二抵抗の他端の電圧を非反転入力する第二オペアンプと、
   前記第一オペアンプの出力を非反転入力するとともに、前記第二オペアンプの出力を反転入力する第三オペアンプと、
   前記第二オペアンプの出力側と前記第三オペアンプの反転入力端子との間に接続された反転入力側抵抗と、
   一方が前記第三オペアンプの出力側に接続され、他方が前記第三オペアンプの反転入力端子に接続された帰還抵抗とを有した
   ことを特徴とする請求項１〜６のいずれかに記載のインピーダンス変換回路。
8. 所定の信号を半導体集積回路へ送るドライバと、
   前記半導体集積回路からの出力信号を受けるコンパレータと、
   前記ドライバ及び／又は前記コンパレータと前記半導体集積回路との間に接続されて前記所定の信号及び／又は前記出力信号を送る伝送線路とを有する入出力回路であって、
   前記伝送線路と前記半導体集積回路との間に、前記半導体集積回路の出力信号を受け低インピーダンスで出力するインピーダンス変換回路を備えた
   ことを特徴とする入出力回路。
9. 前記インピーダンス変換回路が、前記請求項１〜請求項７のいずれかに記載のインピーダンス変換回路からなる
   ことを特徴とする請求項８記載の入出力回路。
10. 試験パターンと期待値パターンとを生成するパターン発生器と、
    前記試験パターンをテスト信号波形に整形する波形整形器と、
    前記テスト信号波形を半導体集積回路へ送るとともに、前記半導体集積回路の出力信号を受ける入出力回路と、
    前記出力信号と前記期待値パターンとを比較する判定手段とを備えた半導体試験装置であって、
    前記入出力回路が、前記請求項８又は請求項９記載の入出力回路からなる
    ことを特徴とする半導体試験装置。

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