JPH10293153A - インピーダンス整合回路 - Google Patents
インピーダンス整合回路Info
- Publication number
- JPH10293153A JPH10293153A JP9116296A JP11629697A JPH10293153A JP H10293153 A JPH10293153 A JP H10293153A JP 9116296 A JP9116296 A JP 9116296A JP 11629697 A JP11629697 A JP 11629697A JP H10293153 A JPH10293153 A JP H10293153A
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- Japan
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- dut
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- coaxial line
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Abstract
(57)【要約】
【課題】 ＤＵＴの直流試験時の測定精度を低下させる
ことなく、高精度なタイミング試験を行うことができる
インピーダンス整合回路を提供すること。 【解決手段】 ＩＣテスタのドライバ１の出力端とコン
パレータ２の入力端とを同軸線３の一端に接続し、同軸
線３の他端にＤＵＴ５を接続するとともに、同軸線３の
ＤＵＴ５側の外部導体端子にＤＵＴ５の出力インピーダ
ンスと同軸線３のインピーダンスとの差分の抵抗値を有
するインピーダンス整合抵抗４を直列に接続し、ＤＵＴ
５の出力モード時には、同軸線３から見たＤＵＴ５の出
力インピーダンスが同軸線３のインピーダンスとインピ
ーダンス整合抵抗４の抵抗値との和となって、ＤＵＴ５
の出力インピーダンスと同軸線３のインピーダンスとの
整合がとれ、同軸線３を通して反射のないＤＵＴ５の出
力波形をコンパレータ２に伝送する。
ことなく、高精度なタイミング試験を行うことができる
インピーダンス整合回路を提供すること。 【解決手段】 ＩＣテスタのドライバ１の出力端とコン
パレータ２の入力端とを同軸線３の一端に接続し、同軸
線３の他端にＤＵＴ５を接続するとともに、同軸線３の
ＤＵＴ５側の外部導体端子にＤＵＴ５の出力インピーダ
ンスと同軸線３のインピーダンスとの差分の抵抗値を有
するインピーダンス整合抵抗４を直列に接続し、ＤＵＴ
５の出力モード時には、同軸線３から見たＤＵＴ５の出
力インピーダンスが同軸線３のインピーダンスとインピ
ーダンス整合抵抗４の抵抗値との和となって、ＤＵＴ５
の出力インピーダンスと同軸線３のインピーダンスとの
整合がとれ、同軸線３を通して反射のないＤＵＴ５の出
力波形をコンパレータ２に伝送する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＩＣテスタにお
ける被測定デバイス（以下、ＤＵＴという）のタイミン
グ試験において、ＤＵＴの出力インピーダンスとＩＣテ
スタの伝送ラインである同軸線のインピーダンスの整合
をとることにより、ＤＵＴの出力波形のインピーダンス
不整合に起因する反射によるリンギングをなくして、測
定精度を高めるインピーダンス整合回路に関する。
ける被測定デバイス（以下、ＤＵＴという）のタイミン
グ試験において、ＤＵＴの出力インピーダンスとＩＣテ
スタの伝送ラインである同軸線のインピーダンスの整合
をとることにより、ＤＵＴの出力波形のインピーダンス
不整合に起因する反射によるリンギングをなくして、測
定精度を高めるインピーダンス整合回路に関する。
【０００２】
【従来の技術】ＩＣテスタのピンエレクトロニクス回路
において、ＤＵＴ直流試験を行う場合に、従来図２に示
すようなピンエレクトロニクス回路を用いて行われてい
る。図２の例は、リンギング防止回路を備えていない場
合の例を示すものであり、図２において、図示しないＩ
Ｃテスタ側のドライバ１とＤＵＴ５間に同軸線３を接続
するとともに、ドライバ１の出力端側において、同軸線
３にＩＣテスタのコンパレータ２の入力端が接続されて
いる。
において、ＤＵＴ直流試験を行う場合に、従来図２に示
すようなピンエレクトロニクス回路を用いて行われてい
る。図２の例は、リンギング防止回路を備えていない場
合の例を示すものであり、図２において、図示しないＩ
Ｃテスタ側のドライバ１とＤＵＴ５間に同軸線３を接続
するとともに、ドライバ１の出力端側において、同軸線
３にＩＣテスタのコンパレータ２の入力端が接続されて
いる。
【０００３】この構成において、ＤＵＴ５が入力モード
の場合には、ドライバ１の出力電圧が同軸線３を通して
ＤＵＴ５に印加されるが、このとき、同軸線３のインピ
ーダンスがドライバ１の出力インピーダンスと整合をと
っているために、反射のない電圧波形がＤＵＴ５に伝送
される。したがって、ＤＵＴ５の入力端においてリンギ
ングが生じない。
の場合には、ドライバ１の出力電圧が同軸線３を通して
ＤＵＴ５に印加されるが、このとき、同軸線３のインピ
ーダンスがドライバ１の出力インピーダンスと整合をと
っているために、反射のない電圧波形がＤＵＴ５に伝送
される。したがって、ＤＵＴ５の入力端においてリンギ
ングが生じない。
【０００４】次に、ＤＵＴ５が出力モードになると、Ｄ
ＵＴ５の出力電圧波形は同軸線３を通ってコンパレータ
２に伝送されるが、このとき、ＤＵＴ５の出力インピー
ダンスが同軸線３のインピーダンスより低いと、インピ
ーダンス不整合によりＤＵＴ５の出力端側で反射が起こ
り、コンパレータ２の入力端側ではＤＵＴ５の出力電圧
波形には、リンギングが発生し、ＤＵＴ５の高精度なタ
イミング試験を行うことが困難になる。
ＵＴ５の出力電圧波形は同軸線３を通ってコンパレータ
２に伝送されるが、このとき、ＤＵＴ５の出力インピー
ダンスが同軸線３のインピーダンスより低いと、インピ
ーダンス不整合によりＤＵＴ５の出力端側で反射が起こ
り、コンパレータ２の入力端側ではＤＵＴ５の出力電圧
波形には、リンギングが発生し、ＤＵＴ５の高精度なタ
イミング試験を行うことが困難になる。
【０００５】そこで、このようなインピーダンス不整合
によるリンギングの発生を防止するために、従来、図３
に示すようなインピーダンス整合回路が提案されてい
る。図３の場合には、図２の回路構成に新たにインピー
ダンス整合抵抗６を設けたものであり、このインピーダ
ンス整合抵抗６は同軸線３の内部導体端子とＤＵＴ５の
出力端との間に直列に接続されている。その他の構成は
図２と同様であり、図２と同一部分には、同一符号を付
して構成の重複説明を避ける。
によるリンギングの発生を防止するために、従来、図３
に示すようなインピーダンス整合回路が提案されてい
る。図３の場合には、図２の回路構成に新たにインピー
ダンス整合抵抗６を設けたものであり、このインピーダ
ンス整合抵抗６は同軸線３の内部導体端子とＤＵＴ５の
出力端との間に直列に接続されている。その他の構成は
図２と同様であり、図２と同一部分には、同一符号を付
して構成の重複説明を避ける。
【０００６】図３において、ＤＵＴ５が入力モードの場
合には、ドライバ１の出力電圧波形は同軸線３を通って
ＤＵＴ５に印加されるが、このとき、同軸線３のインピ
ーダンスはドライバ１の出力インピーダンスと整合をと
っているので、歪みのない波形がＤＵＴ５に伝送され
る。
合には、ドライバ１の出力電圧波形は同軸線３を通って
ＤＵＴ５に印加されるが、このとき、同軸線３のインピ
ーダンスはドライバ１の出力インピーダンスと整合をと
っているので、歪みのない波形がＤＵＴ５に伝送され
る。
【０００７】次に、ＤＵＴ５が出力モードの場合には、
ＤＵＴ５の出力インピーダンスが同軸線３のインピーダ
ンスより低い場合であっても、ＤＵＴ５の出力端と同軸
線３の内部導体端子との間にインピーダンス整合抵抗６
が直列に接続されており、このインピーダンス整合抵抗
６の抵抗値はＤＵＴ５の出力インピーダンスと同軸線３
のインピーダンスとの差分とすることにより、ＤＵＴ５
の出力インピーダンスと同軸線３のインピーダンスの整
合がとれ、反射のない電圧波形をコンパレータ２に同軸
線３を通して伝送することができる。
ＤＵＴ５の出力インピーダンスが同軸線３のインピーダ
ンスより低い場合であっても、ＤＵＴ５の出力端と同軸
線３の内部導体端子との間にインピーダンス整合抵抗６
が直列に接続されており、このインピーダンス整合抵抗
６の抵抗値はＤＵＴ５の出力インピーダンスと同軸線３
のインピーダンスとの差分とすることにより、ＤＵＴ５
の出力インピーダンスと同軸線３のインピーダンスの整
合がとれ、反射のない電圧波形をコンパレータ２に同軸
線３を通して伝送することができる。
【０００８】
【発明が解決しようとする課題】しかし、図３の従来の
インピーダンス整合回路の場合には、ＤＵＴ５の直流試
験を行う際に、インピーダンス整合抵抗６に負荷電流に
よる電圧降下が生じ、そのために、高精度な直流試験を
行うことができないという課題があった。
インピーダンス整合回路の場合には、ＤＵＴ５の直流試
験を行う際に、インピーダンス整合抵抗６に負荷電流に
よる電圧降下が生じ、そのために、高精度な直流試験を
行うことができないという課題があった。
【０００９】この発明は、ＤＵＴの直流試験の測定精度
を低下させることなく、ＤＵＴの出力インピーダンスと
ＩＣテスタの同軸線とのインピーダンスの整合がとれ、
インピーダンス不整合による反射を防止し、ＤＵＴの高
精度なタイミング試験を行うことができるインピーダン
ス整合回路を提供することを目的とする。
を低下させることなく、ＤＵＴの出力インピーダンスと
ＩＣテスタの同軸線とのインピーダンスの整合がとれ、
インピーダンス不整合による反射を防止し、ＤＵＴの高
精度なタイミング試験を行うことができるインピーダン
ス整合回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】この目的を達成するため
に、この発明のインピーダンス整合回路は、被測定デバ
イス５に試験用の信号を印加するＩＣテスタのドライバ
１と、被測定デバイス５から出力された信号を判定する
前記ＩＣテスタのコンパレータ２と、ドライバ１の出力
端およびコンパレータ２の入力端と被測定デバイス５の
出力端との間に接続され、ドライバ１から出力された電
圧を被測定デバイス５に伝送するとともに、被測定デバ
イス５から出力された被測定用の電圧をコンパレータ２
に伝送する同軸線３と、被測定デバイス５のタイミング
試験時にドライバ１の出力インピーダンスと同軸線３の
インピーダンスより被測定デバイス５の出力インピーダ
ンスが低い場合に同軸線３の被測定デバイス５側の外部
導体端子に直列に接続されたインピーダンス整合抵抗４
とを備える。
に、この発明のインピーダンス整合回路は、被測定デバ
イス５に試験用の信号を印加するＩＣテスタのドライバ
１と、被測定デバイス５から出力された信号を判定する
前記ＩＣテスタのコンパレータ２と、ドライバ１の出力
端およびコンパレータ２の入力端と被測定デバイス５の
出力端との間に接続され、ドライバ１から出力された電
圧を被測定デバイス５に伝送するとともに、被測定デバ
イス５から出力された被測定用の電圧をコンパレータ２
に伝送する同軸線３と、被測定デバイス５のタイミング
試験時にドライバ１の出力インピーダンスと同軸線３の
インピーダンスより被測定デバイス５の出力インピーダ
ンスが低い場合に同軸線３の被測定デバイス５側の外部
導体端子に直列に接続されたインピーダンス整合抵抗４
とを備える。
【００１１】
【発明の実施の形態】次に、この発明のインピーダンス
整合回路の実施の形態について図面を参照して説明す
る。図１はこの発明の一実施の形態の構成を示すブロッ
ク図である。図１において、構成の説明に際して、図３
と同一部分には、同一符号を付して重複説明を避ける。
整合回路の実施の形態について図面を参照して説明す
る。図１はこの発明の一実施の形態の構成を示すブロッ
ク図である。図１において、構成の説明に際して、図３
と同一部分には、同一符号を付して重複説明を避ける。
【００１２】図１では、ＩＣテスタのドライバ１、コン
パレータ２、ＤＵＴ５、同軸線３はそれぞれ図３と同じ
である。インピーダンス整合抵抗４はＤＵＴ５の出力イ
ンピーダンスが同軸線３のインピーダンスよりも低い場
合に、同軸線３のＤＵＴ５側の外部導体端子に直列に接
続されるようになっており、その抵抗値は同軸線３のイ
ンピーダンスとＤＵＴ５の出力インピーダンスとの差分
の値が選定されている。その他の構成は図３と同様であ
る。
パレータ２、ＤＵＴ５、同軸線３はそれぞれ図３と同じ
である。インピーダンス整合抵抗４はＤＵＴ５の出力イ
ンピーダンスが同軸線３のインピーダンスよりも低い場
合に、同軸線３のＤＵＴ５側の外部導体端子に直列に接
続されるようになっており、その抵抗値は同軸線３のイ
ンピーダンスとＤＵＴ５の出力インピーダンスとの差分
の値が選定されている。その他の構成は図３と同様であ
る。
【００１３】次に、以上のように構成されたこの一実施
の形態の動作について、まずＤＵＴ５が入力モードの場
合から説明する。この場合は、ドライバ１から出力され
る出力電圧波形は同軸線３を通ってＤＵＴ５に印加され
る。このとき、同軸線３のインピーダンスはドライバ１
の出力インピーダンスと整合をとっているため、反射の
ない電圧波形がＤＵＴ５に印加される。
の形態の動作について、まずＤＵＴ５が入力モードの場
合から説明する。この場合は、ドライバ１から出力され
る出力電圧波形は同軸線３を通ってＤＵＴ５に印加され
る。このとき、同軸線３のインピーダンスはドライバ１
の出力インピーダンスと整合をとっているため、反射の
ない電圧波形がＤＵＴ５に印加される。
【００１４】次に、ＤＵＴ５の出力モードの場合につい
て説明する。この場合、ＤＵＴ５の出力インピーダンス
が同軸線３のインピーダンスよりも低いと、同軸線３の
ＤＵＴ５側の外部導体端子にインピーダンス整合抵抗４
を直列に接続することにより、同軸線３から見たＤＵＴ
５の出力インピーダンスは、本来ＤＵＴ５のもっている
出力インピーダンスとインピーダンス整合抵抗４の抵抗
値との和になる。
て説明する。この場合、ＤＵＴ５の出力インピーダンス
が同軸線３のインピーダンスよりも低いと、同軸線３の
ＤＵＴ５側の外部導体端子にインピーダンス整合抵抗４
を直列に接続することにより、同軸線３から見たＤＵＴ
５の出力インピーダンスは、本来ＤＵＴ５のもっている
出力インピーダンスとインピーダンス整合抵抗４の抵抗
値との和になる。
【００１５】したがって、このとき、インピーダンス整
合抵抗４の抵抗値を同軸線３のインピーダンスとＤＵＴ
５の出力インピーダンスとの差分の値に選定することに
より、ＤＵＴ５の出力インピーダンスと同軸線３とのイ
ンピーダンスの整合がとれ、反射のない電圧波形をコン
パレータ２に同軸線３を通して伝送することができる。
合抵抗４の抵抗値を同軸線３のインピーダンスとＤＵＴ
５の出力インピーダンスとの差分の値に選定することに
より、ＤＵＴ５の出力インピーダンスと同軸線３とのイ
ンピーダンスの整合がとれ、反射のない電圧波形をコン
パレータ２に同軸線３を通して伝送することができる。
【００１６】また、ＤＵＴ５の直流試験の場合、同軸線
３の内部導体端子には、インピーダンス整合抵抗４が接
続されていないために、直流負荷試験電流による出力電
圧降下も発生せず、高精度な直流試験を行うことができ
る。
３の内部導体端子には、インピーダンス整合抵抗４が接
続されていないために、直流負荷試験電流による出力電
圧降下も発生せず、高精度な直流試験を行うことができ
る。
【００１７】
【発明の効果】この発明のインピーダンス整合回路によ
れば、ＤＵＴの出力インピーダンスが同軸線のインピー
ダンスよりも低い場合に、同軸線の外部導体端子にイン
ピーダンス整合抵抗を直列に接続するようにしたので、
同軸線とＤＵＴの出力インピーダンスとの整合がとれ、
したがって反射によるリンギングのない電圧波形を同軸
線を通してＤＵＴからＩＣテスタのコンパレータに伝送
するこができ、直流試験時の電圧降下による測定精度の
低下もなく、高精度なタイミング試験を行うことができ
る。
れば、ＤＵＴの出力インピーダンスが同軸線のインピー
ダンスよりも低い場合に、同軸線の外部導体端子にイン
ピーダンス整合抵抗を直列に接続するようにしたので、
同軸線とＤＵＴの出力インピーダンスとの整合がとれ、
したがって反射によるリンギングのない電圧波形を同軸
線を通してＤＵＴからＩＣテスタのコンパレータに伝送
するこができ、直流試験時の電圧降下による測定精度の
低下もなく、高精度なタイミング試験を行うことができ
る。
【図１】この発明のインピーダンス整合回路に一実施の
形態の構成を示すブロック図である。
形態の構成を示すブロック図である。
【図２】従来のリンギング防止回路のないＩＣテスタの
ピンエレクトロニクス回路の構成を示すブロック図であ
る。
ピンエレクトロニクス回路の構成を示すブロック図であ
る。
【図３】従来のインピーダンス整合回路構成を示すブロ
ック図である。
ック図である。
１ ドライバ ２ コンパレータ ３ 同軸線 ４ インピーダンス整合抵抗 ５ ＤＵＴ
Claims (2)
- 【請求項１】 被測定デバイス(5) に試験用の信号を印
加するＩＣテスタのドライバ(1) と、 前記被測定デバイス(5) から出力された信号を判定する
前記ＩＣテスタのコンパレータ(2) と、 前記ドライバ(1) の出力端および前記コンパレータ(2)
の入力端と前記被測定デバイス(5) の出力端との間に接
続され、前記ドライバ(1) から出力された電圧を前記被
測定デバイス(5) に伝送するとともに、前記被測定デバ
イス(5) から出力された被測定用の電圧を前記コンパレ
ータ(2) に伝送する同軸線(3) と、 前記被測定デバイス(5) のタイミング試験時に前記ドラ
イバ(1) の出力インピーダンスと前記同軸線(3) のイン
ピーダンスより前記被測定デバイス(5) の出力インピー
ダンスが低い場合に前記同軸線(3) の前記被測定デバイ
ス(5) 側の外部導体端子に直列に接続されたインピーダ
ンス整合抵抗(4) と、を備えることを特徴とするインピ
ーダンス整合回路。 - 【請求項２】 請求項１記載のインピーダンス整合回路
において、 前記インピーダンス整合抵抗(4) は前記同軸線(3) のイ
ンピーダンスと前記被測定デバイス(5) の出力インピー
ダンスの差分の抵抗値が選定されることを特徴とするイ
ンピーダンス整合回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9116296A JPH10293153A (ja) | 1997-04-18 | 1997-04-18 | インピーダンス整合回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9116296A JPH10293153A (ja) | 1997-04-18 | 1997-04-18 | インピーダンス整合回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10293153A true JPH10293153A (ja) | 1998-11-04 |
Family
ID=14683521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9116296A Pending JPH10293153A (ja) | 1997-04-18 | 1997-04-18 | インピーダンス整合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10293153A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009069147A (ja) * | 2007-09-17 | 2009-04-02 | Toppoly Optoelectronics Corp | 計測システムと方法 |
-
1997
- 1997-04-18 JP JP9116296A patent/JPH10293153A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009069147A (ja) * | 2007-09-17 | 2009-04-02 | Toppoly Optoelectronics Corp | 計測システムと方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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