CN1795393B - 信号完整性自测结构 - Google Patents

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Abstract

本发明公开了一种适于测试集成电路装置的方法，该集成电路装置包括至少一个模块(47)，其中该至少一个模块包括至少一个有关的模块监视器(49，51，53，55)，适用于监视模块中的装置参数如温度、电源噪声、串话干扰等。

Description

信号完整性自测结构
本发明总的来说涉及集成电路结构领域，特别涉及信号完整性自测(SIST)结构领域。
制造技术的发展已允许在单个的半导体装置上放置更大更密集的电路。当电路需实现规则/蜂窝结构时更是如此。这种蜂窝结构的一个实例就是随机存取存储器(RAM)装置。RAM装置具有最高的电路密集度。这种高密集度装置存在的一个主要问题就是其测试。为了保持高可靠性，装置测试过程需能够很好地覆盖装置中将会出现的可能故障。
常见的情况是，为了确保装置运行正确，需对已安装并正在运行的装置进行测试。所谓的“快速(at speed)”测试要求使用高性能外部ATE(自动测试设备)。这种高性能ATE是专门设备因此并不通用。此外，他通常也不方便，并且事实上，不可能将被测试装置从其工作位上移走以用外部ATE对其进行测试。基于此缺点，已采用了各种嵌入式测试技术。这种嵌入方案通常被称作“机内自测(built-inself-test)”(BIST)。BIST通常利用一个或多个机内线性反馈移位寄存器(LFSR)来生成测试图案并分析获得的特征。
有多种类型的BIST结构可以嵌入到装置当中。例如，BILBO(机内逻辑块观测器)结构使用两个LFSR的结构，一个用于测试生成，另一个用于信号特征分析。第二个实例称作CSTP(圆形自测路径)，用一个LFSR来生成和分析。
BIST方法可以在线或离线完成。在线测试是测试中的装置在正常运行时完成测试，也可以再细分为二类：同时进行和非同时进行。在线同时进行测试是装置在测试的同时正常运行，而在线非同时进行测试是当测试中的装置在空闲状态下进行测试。
离线测试是当测试中的装置在单独的、专用的、测试模式时进行的测试。离线测试可分为功能性或结构化离线测试。功能性离线测试基于测试中的装置的功能描述；而结构化离线测试是基于测试中的装置的物理结构。
图1和2表示已有的使用BIST测试结构的离线结构化测试方法。在图1中，测试信号3馈送到输入生成器5中。输入生成器5将生成测试输入的(伪随机)组合馈送到测试中的装置7。该结果再传给输出分析器9，输出分析器9判断测试中的装置7是通过还是未通过该特定测试。
图2所示的情形中，装置16包括许多将要进行测试的各个电路。BIST控制器11接收测试信息，该测试信息被馈送给测试图案生成器13。测试图案生成器13将测试图案传送给分配系统15，分配系统15再接着将测试图案传给装置16中的被测试电路。收集系统17将测试结果传给输出响应分析器19以判断特定测试结果是通过还是未通过以及哪些电路适用此结果。BIST控制器11控制整个测试过程。
然而，测试结果之间以及在现场的装置的性能之间有不断增加的差异。半导体特征尺寸以及电压的连续伸缩已引起集成电路设计稳健性发生了引人注目的变化。
例如，晶体管数目的增多以及开关速度的提高由于引起了无法接受的噪音水平如串话干扰、电源噪声和基板噪声而给时间和信号完整性带来了巨大的影响。
图3所示的是可用于图1装置7中的两个并行轨迹(内部连线)A-B和C-D。驱动线21的信号S(f)从A传到B。该信号电容耦合和电感耦合到第二轨迹线23。有一个互电容耦合信号SC，是由轨迹21和23之间的电容耦合引起的，该信号以相同的极性沿着轨迹线23的正向(C→D)和反向(D→C)传播。还有一个互感耦合信号SL，是由轨迹21和23之间的电感耦合引起的，该信号以一种极性沿着轨迹线23的正向(C→D)传播，以相反极性沿轨迹线23的反向(D→C)传播。
在均匀材料中，互电容和正向互感基本相等，趋向相互抵消。然而反方向上却是迭加的，在信号完整性上带来很大的问题。
当信号频率，f，(或者基本信号S(f)的谐波的频率分量)增大时，轨迹之间的距离x下降，串话干扰增大，由于信号延迟过多，毫无疑问将导致装置的性能劣化。
除了上述问题之外，电源和阈值电压下降会导致噪声容限下降，导致装置测试和运行中出现更进一步的困难。
除机内自测外，例如还可以用IEEE1149.1协议对装置进行边界扫描测试。边界扫描测试依靠形成完整的板级(board-level)测试协议的芯片级(chip level)的嵌入式测试电路。然而，并非每个逻辑、存储和/或模拟块都可以直接接入设计的引脚，这说明可能无法完成完整的功能测试。扫描测试因此只是较实际应用给出不同的开关状态，这意味着芯片可能在测试期间运行正确而在实际使用时出现故障，或者相反。
图4所示的是根据IEEE1149.1测试协议的扫描测试的典型布图。在边界扫描装置中，每一数字基本输入信号和基本输出信号都由称作边界扫描单元(图4中的35)的存储元素来增补。在装置基本输入上的单元称作输入单元，在装置基本输出上的单元称作输出单元。边界扫描单元的集合设置到图4中所示的并行输入、并行输出移位寄存器中。并行荷载运行使装置输入引脚上的信号值被加入到输入单元中，使从内部逻辑传送到装置输出引脚上的信号值被加入到输出单元上。
数据能够在移位寄存器移位，从称作“Test Data In(TDI)”(测试数据IN)的专用装置输入引脚25开始，在称作“Test DataOut(TDO)”(测试数据Out)的专用装置输出引脚27结束。图5所示的是典型的边界扫描单元35的图示。每一单元都能够在其并行输入PI上俘获数据，更新数据到其并行输出PO上，从SO到其邻近的SI串行扫描数据，或者显而易见的表现为：PI传到PO。
对于复杂的芯片结构，边界扫描单元可能不能使用IC核心的所有内部功能。因此，如上所述，用这种方法(或BIST方法论)无法实现全面的功能测试，特别是在芯片结构越来越复杂、装置特征继续变小的情况下更是如此。因此需要实现一种能够对装置进行全面功能测试的、而同时又能继续伸缩半导体特征的尺寸以及电压的方法。本发明采用了一种允许对影响信号完整性的重要芯片参数或特征进行全面监测的结构。该结构能够监测芯片上的任何位置(如每一核心(core))，并且可以在任何时间进行监测：测试期间、调试期间、诊断期间以及产品设计期间，且同时在使用中。
发明内容
根据本发明的一个方面，提供了一种测试包含至少一个模块的集成电路装置的方法，其中该模块或每个模块包含可操作产生表示有关模块运行参数的测量信号的模块监视器，该方法包括接收来自模块监视器的测量信号，并对接收到的信号进行处理，产生测试结果。
根据本发明的第二方面，提供了一种测试包含至少一个模块的集成电路装置的方法，其中该模块或每个模块包含能够产生表示有关模块相应运行参数的相应测量信号的多个模块监视器，该方法包括接收来自模块监视器的测量信号，并对接收到的信号进行处理，产生测试结果。
根据本发明的第三方面，提供了一种含有模块的集成电路装置，其中模块包括可操作产生表示模块运行参数的测量信号的模块监视器。
根据本发明的第四方面，提供了一种含有模块的集成电路装置，其中模块包括可操作产生表示模块相应运行参数的相应测量信号的多个模块监视器。
根据本发明的第五方面，提供了一种用于测试集成电路装置的设备，其中集成电路装置包括模块，其中模块包括可操作产生表示模块运行参数的测量信号的模块监视器。
根据本发明的第六方面，提供了一种用于测试集成电路装置的设备，其中集成电路装置包括模块，其中模块包括可操作产生表示相应模块运行参数的相应测量信号的多个模块监视器。
需要强调的是，本说明书中所用的“包括”、“包含”、“含有”等用于明确所述特征、整体、步骤或部件的存在，但并不排除可以存在或附加一个或更多其他的特征、整体、步骤、部件或其组合。
附图说明
为了更好地理解本发明以及为了给出本发明是如何实现的，下面将参考相关附图、通过实例给出说明。其中：
图1是典型的离线BIST结构的图形表示；
图2是典型的离线BIST结构的又一图形表示；
图3是两个并行轨迹线的图形表示；
图4是典型的边界扫描测试结构的图形表示；
图5所示的是典型的边界扫描测试结构的元件；
图6图示了本发明具体实施的集成电路装置；
图7图示了本发明具体实施的集成电路装置；
图8是与本发明实施例相关的装置核心的图形表示。
具体实施方式
图6所示的是本发明的实施例。测试中的装置有多个核心(或模块)47。为了简单起见，假设测试中的装置上的所有核心尺寸都相同。这样会产生如图6所示的规则结构。核心47是测试中的装置的功能块。例如核心47可以有不同的功能，也可以是互不相同的大小，并且每个核心47的内部逻辑可以由标准的单元程序库内的元件来实现。
图6的装置仅是作为实例来说明本发明。图6装置包括监视器选择总线39，它通过译码器57(图8)连接到核心47中的各个监视器或监视器组上。核心47例如可以是存储器模块，或者可以是模拟或数字模块的一部分。IC可以包括许多这种核心。为了清楚起见，图6中未示出监视器(见图8)。应当意识到，特别是在监视器的结构与构建核心47逻辑的标准元件库(如上所述)中元件的结构相同的情况下，监视器易于置入核心47的结构当中，并且核心可以较所述包括更多的监视器。
监视器连接到传输监视器信号的监视信号线(或总线)41上。监视器控制块37控制监视器选择总线39上的位数值，以选择核心47中的哪一个监视器连接到监视器信号线41上。此线上的信号水平关系到所选核心中所选监视器参数的输出。在图6的实施例中，信号被发送到接合衬垫(bond pad)42中，用于从装置中输出进行处理。此外，提供了一个参考和比较电路，它包括(对每一单独参数而言)与监视器输出相比较的参考值，并生成一个通过或失败信号。参考和比较电路43如图7中所示。由此，芯片能够实现信号完整性自测。例如每个核心中的监视信号包括温度、串话、电源噪声以及匹配度。
图8所示的是图6和7的核心47中监视器49、51、53、55的详图。在此实例中，核心47有四个监视器49、51、53、55。对于本发明来说，每个核心中监视器的数目并不重要。不同的核心可以有不同数目的监视器，且如上所述，这个数目可以大大超过本说明书中所述的数目。
核心47中的逻辑可以用标准元件库中的逻辑元件来实现。在这种情况下，如果监视器在结构上与标准单元程序库中的逻辑元件的结构相同，是优选的。例如，该元件库中的元件都有设定的高度和可变的宽度。因此例如由此元件库构建的核心47中实现的监视器最好有相同的高度。从而用这种标准元件库中的元件可以很容易地实现监视器的设计构造。
每个核心47中的监视器数目将确定监视器选择总线39中所需的位数。在核心中有四个监视器时，监视器选择总线39包含每个核心两位以能够选择合适的监视器。监视器选择总线39接收来自监视器控制块37的数据，译码器57(图8)对数据(可以例如是与所选监视器相应的二位识别码)进行译码。译码器57根据从监视器控制块37中接收到的数据选择合适的监视器49、51、53、55。监视器控制块37可以是预编程的以在某些情况下自动启动SIST，或者可以接收一个外部提示来进行启动。提示应当包括有关欲选核心中监视器的信息，从而允许监视器控制块37将监视器选择总线39上的相关信息发送给译码器57。每个核心47中的每个译码器57对由监视器控制块37发送到监视器选择总线39上的信息进行译码，以确定所控制的监视器是否请求实现其监视功能。
每个监视器都可分配检查一特定芯片(或核心)的参数如温度、串话、电源噪声或匹配度。此外，监视器还可以检查各芯片(或核心)的同一参数以确定与核心大小相关的特殊参数的影响。也可以采用这两种方案的结合。因此，例如参见图8，核心47有多个监视器(49、51、53、55)在其不同的位置检查核心的温度，和/或多个监视器，每个监视器例如检查温度、串话、电源噪声或匹配度之一或其组合。
本领域的普通技术人员应当认识到，本发明所实施的具体结构可以检查核心参数的任何合适组合。特定核心参数或特征一经检查，检查结果便由监视器49、51、53、55传送给监视信号线(或总线)41。此信号线/总线41可以是单一的携带DC信号的线，其电平是被测参数(例如串话、电源噪声、活动性、温度等)的值。它也支持不同的信号，以防止所讨论的监视信号被芯片上的噪声所影响。此外，被测参数可以通过在监视器(传感器)之后直接二进制编码其数值来进行传送，再将此二进制编码值通过总线进行发送。因此然后对结果或者通过接合衬垫42在芯片之外进行处理；或者通过参考和比较电路43在芯片上进行处理。根据处理的结果可以采取任何必要的措施。来自参考和比较电路43的结果可以传给接合衬垫45以进一步进行芯片以外的处理。如上所述，在利用例如BIST所获得的测试结果之间以及使用中装置的性能之间的差异不断增大。上述的信号完整性自测(SIST)可以有效地补偿BIST的不足。例如，SIST可以在机内自测进行之前、进行期间或进行之后用来提供关于各种装置参数的信息。

Claims (11)

1.一种集成电路装置，包括：
多个核心，其中每个核心(47)包括可操作用于产生表示核心(47)运行参数的测量信号的模块监视器(49)，所述运行参数是影响信号完整性的参数；
在监视器控制模块(37)的控制下可操作用于选择核心(47)之一中的模块监视器(49)的监视器选择总线(39)；以及
耦合在相应监视器和接合衬垫(42)之间用于将所选择的监视器的测量信号发送到接合衬垫(42，45)的监视信号总线(41)。
2.根据权利要求1所述的集成电路装置，其中所述运行参数是由温度、串话、电源噪声和匹配度组成的组中的参数。
3.根据权利要求1或2所述的集成电路装置，进一步包括可操作用于控制监视器选择总线(39)上的数值的监视器控制块(37)。
4.根据权利要求1或2所述的集成电路装置，进一步包括连接在监视信号总线(41)和接合衬垫(45)之间的参考和比较电路(43)，所述参考和比较电路可操作用于将来自模块监视器(49)的测量结果与参考值相比较，并生成要传给接合衬垫(45)的通过/失败信号。
5.根据权利要求1或2所述的集成电路装置，其中模块监视器(49)具有标准的单元结构，
6.根据权利要求1或2所述的集成电路装置，其中每个核心包括可操作用于产生表示模块(47)相应运行参数的相应测量信号的多个模块监视器(49；51；53；55)，每个模块监视器通过译码器(57)与监视器选择总线耦合，用于根据来自监视器控制块(37)的数据，从多个模块监视器(49；51；53；55)中选择适当的模块监视器(49；51；53；55)。
7.一种测试集成电路装置的方法，所述集成电路装置包含：
多个核心(47)，每个核心包括：可操作用于产生表示核心(47)运行参数的测量信号的模块监视器(49)，所述运行参数是影响信号完整性的参数，
在监视器控制模块(37)的控制下可操作用于选择核心(47)之一中的模块监视器(49)的监视器选择总线(39)；以及
耦合在相应监视器和接合衬垫(42)之间用于将所选择的监视器的测量信号发送到接合衬垫(42，45)的监视信号总线(41)，
该方法包括：
在监视器选择总线上提供监视器选择信号，以选择核心之一中的模块监视器；
在监视信号总线(41)上接收来自所选模块监视器(49)的测量信号；以及
对接收到的信号进行处理以产生测试结果。
8.根据权利要求7所述的方法，其中接收到的测量信号被发送到比较和参考电路(43)上。
9.根据权利要求7所述的方法，其中接收到的测量信号被发送到集成电路装置的接合衬垫(42)上。
10.根据权利要求7至9中任一权利要求所述的方法，其中对接收到的信号进行处理包括将接收到的信号和参考值相比较。
11.根据权利要求10所述的方法，其中进一步包括响应于将接收到的测量信号与参考值相比较，生成通过/失败信号。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100731106B1 (ko) * 2005-12-29 2007-06-22 동부일렉트로닉스 주식회사 라이브러리 테스트 회로 및 그 방법
KR100884983B1 (ko) * 2007-06-26 2009-02-23 주식회사 동부하이텍 표준 셀 라이브러리의 성능 개선을 위한 측정 장치
US8118122B2 (en) * 2007-10-25 2012-02-21 GM Global Technology Operations LLC Method and system for monitoring signal integrity in a distributed controls system
WO2009144669A1 (en) * 2008-05-29 2009-12-03 Nxp B.V. Dll for period jitter measurement
CN101770967A (zh) * 2009-01-03 2010-07-07 上海芯豪微电子有限公司 一种共用基底集成电路测试方法、装置和系统
US9311202B2 (en) * 2012-11-01 2016-04-12 Futurewei Technologies, Inc. Network processor online logic test
TWI589892B (zh) * 2015-04-22 2017-07-01 威盛電子股份有限公司 傳輸介面晶片以及內建式傳輸介面晶片測試方法
KR102342851B1 (ko) 2015-08-17 2021-12-23 삼성전자주식회사 반도체 칩, 테스트 시스템 및 반도체 칩의 테스트 방법
US10585817B2 (en) 2018-05-29 2020-03-10 Seagate Technology Llc Method of signal integrity and power integrity analysis for address bus
US10990739B1 (en) 2019-03-27 2021-04-27 Amazon Technologies, Inc. Scan channel fabric for tiled circuit designs
KR102657135B1 (ko) * 2019-05-15 2024-04-15 삼성디스플레이 주식회사 송수신 시스템
CN112198422A (zh) * 2020-10-19 2021-01-08 南京宏泰半导体科技有限公司 一种高速信号频率测量与信号完整性的测试方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5459737A (en) * 1993-07-07 1995-10-17 National Semiconductor Corporation Test access port controlled built in current monitor for IC devices
CN1335937A (zh) * 1999-09-02 2002-02-13 皇家菲利浦电子有限公司 防止总线争用的方法和装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4860290A (en) * 1987-06-02 1989-08-22 Texas Instruments Incorporated Logic circuit having individually testable logic modules
US5379308A (en) * 1992-04-20 1995-01-03 Intel Corporation Apparatus for a bus-based integrated circuit test architecture
JPH07159496A (ja) * 1993-10-12 1995-06-23 At & T Global Inf Solutions Internatl Inc 集積回路の検査のための装置及びその方法
US5418470A (en) 1993-10-22 1995-05-23 Tektronix, Inc. Analog multi-channel probe system
US5894224A (en) 1996-06-06 1999-04-13 U.S. Philips Corporation Method of testing a connection which includes a conductor in an integrated circuit
US5734661A (en) * 1996-09-20 1998-03-31 Micron Technology, Inc. Method and apparatus for providing external access to internal integrated circuit test circuits
US6239604B1 (en) * 1996-10-04 2001-05-29 U.S. Philips Corporation Method for inspecting an integrated circuit by measuring a voltage drop in a supply line of sub-circuit thereof
US6134675A (en) * 1998-01-14 2000-10-17 Motorola Inc. Method of testing multi-core processors and multi-core processor testing device
KR100832187B1 (ko) * 1998-08-24 2008-05-23 가부시키가이샤 히타치세이사쿠쇼 반도체 집적회로
US6421626B1 (en) * 1998-11-06 2002-07-16 Stmicroelectronics, Inc.. Low voltage/low power temperature sensor
KR100400957B1 (ko) * 1999-07-29 2003-10-10 마쯔시다덴기산교 가부시키가이샤 집적회로 내부신호 감시장치
US6829730B2 (en) * 2001-04-27 2004-12-07 Logicvision, Inc. Method of designing circuit having multiple test access ports, circuit produced thereby and method of using same
CN100342241C (zh) * 2001-09-20 2007-10-10 Nxp股份有限公司 电子装置
US6842022B2 (en) * 2002-09-20 2005-01-11 Agilent Technologies, Inc. System and method for heterogeneous multi-site testing
US6823293B2 (en) * 2002-12-31 2004-11-23 International Business Machines Corporation Hierarchical power supply noise monitoring device and system for very large scale integrated circuits

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5459737A (en) * 1993-07-07 1995-10-17 National Semiconductor Corporation Test access port controlled built in current monitor for IC devices
CN1335937A (zh) * 1999-09-02 2002-02-13 皇家菲利浦电子有限公司 防止总线争用的方法和装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
AHMED N ET.Extending JTAG for testing signal integrity in SoC.Proceedings of Design,Automation and Test in Europe Conference and Exhibition.2003,218-223. *

Also Published As

Publication number Publication date
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