KR100731106B1 - 라이브러리 테스트 회로 및 그 방법 - Google Patents

라이브러리 테스트 회로 및 그 방법 Download PDF

Info

Publication number
KR100731106B1
KR100731106B1 KR1020050133969A KR20050133969A KR100731106B1 KR 100731106 B1 KR100731106 B1 KR 100731106B1 KR 1020050133969 A KR1020050133969 A KR 1020050133969A KR 20050133969 A KR20050133969 A KR 20050133969A KR 100731106 B1 KR100731106 B1 KR 100731106B1
Authority
KR
South Korea
Prior art keywords
cell
logic cells
core module
library
logic
Prior art date
Application number
KR1020050133969A
Other languages
English (en)
Inventor
니틴 살구난
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020050133969A priority Critical patent/KR100731106B1/ko
Priority to US11/638,367 priority patent/US7559043B2/en
Priority to CNB2006101727767A priority patent/CN100507927C/zh
Application granted granted Critical
Publication of KR100731106B1 publication Critical patent/KR100731106B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318314—Tools, e.g. program interfaces, test suite, test bench, simulation hardware, test compiler, test program languages
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318342—Generation of test inputs, e.g. test vectors, patterns or sequences by preliminary fault modelling, e.g. analysis, simulation
    • G01R31/318357—Simulation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor

Abstract

본 발명은 다양한 디자인 룰 및 다양한 수의 로직 셀들을 포함하는 표준 셀 라이브러리들에 대해 그 집적도에 관계 없이 일률적으로 적용될 수 있는 라이브러리 테스트 회로 및 그 방법에 관한 것으로서, 본 발명에 따른 라이브러리 테스트 회로는, 복수개의 표준 셀 라이브러리 로직 셀들을 포함하되, 상기 로직 셀들 각각은 소정 개수의 입력 벡터 조합들(input vector combinations)을 가지며, 표준 셀 라이브러리에 따른 테스트 결과 신호를 출력하는 코아 모듈(core module); 상기 로직 셀들 각각에 대응하는 셀 식별자(cell identifier)를 선택하기 위하여 상기 코아 모듈로 제 1 입력 신호를 출력하는 제 1 스위치 뱅크(switch bank); 및 상기 로직 셀 각각의 상기 입력 벡터 조합들 각각에 대응하는 패턴 식별자를 선택하기 위하여 상기 코아 모듈로 제 2 입력 신호를 출력하는 제 2 스위치 뱅크를 포함한다.
표준 셀 라이브러리, 테스트, 식별자

Description

라이브러리 테스트 회로 및 그 방법{Library Test Circuit and Method thereof}
도 1은 본 발명의 라이브러리 테스트 회로를 나타내는 회로 블록도
<도면의 주요 부분에 대한 설명>
100 : 코아 모듈 110 : 제 1 스위칭 뱅크
112 : 제 2 스위칭 뱅크 114 : 제 1 디스플레이 장치
116 : 제 2 디스플레이 장치
본 발명은 라이브러리 테스트 회로 및 그 방법에 관한 것으로, 보다 구체적으로는, 복수개의 표준 셀 라이브러리 로직 셀들의 기능을 검증하기 위한 라이브러리 테스트 회로 및 그 방법에 관한 것이다.
서브-미크론 기술이 적용된 집적회로를 제조하는 ASIC(Application-Specific Integrated Circuit) 기술 분야에서, 논리 회로 설계자는 많은 로직 셀들을 사용하는데, 이것들은 칩 설계에 있어 가장 기초가 된다. 로직 셀들을 사용하는데 있어 회로 설계자는 표준 셀 라이브러리(Standard Cell Library)라고 불리는 특정 리스 트로부터 설계하고자 하는 회로에 사용될 수 있는 적당한 논리 셀들을 선택한다. 이 때, 상기 표준 셀 라이브러리에 기재된 모든 논리 셀들은 특정된 방식대로 작동하여야 하며, 회로 설계자는 회로 설계 시 그 모든 논리 셀들이 의도된 바대로 정확하게 동작할 것이라고 가정하게 된다.
따라서, 표준 셀 라이브러리의 제공자는 각 논리 셀들의 기능을 검증하여야 하는데, 이와 같은 검증을 위한 다양한 시도들이 계속 되고 있다.
그러나, 다양한 디자인 룰 및 다양한 표준 셀 라이브러리들에 대해 일률적으로 적용될 수 있는 통일화된 테스트 방법이 절실히 요구되고 있는 실정이다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은, 다양한 디자인 룰 및 다양한 수의 로직 셀들을 포함하는 표준 셀 라이브러리들에 대해 그 집적도에 관계 없이 일률적으로 적용될 수 있는 라이브러리 테스트 회로 및 그 방법을 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 라이브러리 테스트 회로는, 복수개의 표준 셀 라이브러리 로직 셀들을 포함하되, 상기 로직 셀들 각각은 소정 개수의 입력 벡터 조합들(input vector combinations)을 가지며, 표준 셀 라이브러리에 따른 테스트 결과 신호를 출력하는 코아 모듈(core module); 상기 로직 셀들 각각에 대응하는 셀 식별자(cell identifier)를 선택하기 위하여 상기 코아 모듈로 제 1 입력 신호를 출력하는 제 1 스위치 뱅크(switch bank); 및 상기 로직 셀 각각의 상기 입력 벡터 조합들 각각에 대응하는 패턴 식별자를 선택하기 위하여 상기 코아 모듈로 제 2 입력 신호를 출력하는 제 2 스위치 뱅크를 포함한다.
상기의 목적을 달성하기 위한 본 발명의 다른 실시예에 의한 라이브러리 테스트 회로는, 소정 개수의 입력 벡터 조합들을 각각 가지는 복수개의 표준 셀 라이브러리 로직 셀들을 포함하는 코아 모듈을 포함하되, 상기 코아 모듈은, 상기 로직 셀들 각각에 대응하는 셀 식별자; 및 각 로직 셀들의 상기 입력 벡터 조합 각각에 대응하는 패턴 식별자를 출력하고, 자동 모드에서, 모든 셀 식별자들이 자동으로 순차적으로 선택되고, 상기 선택된 셀 식별자들 각각에 대응하는 모든 패턴 식별자들이 각 로직 셀로 출력되며, 상기 코아 모듈은 각 셀 식별자 및 각 패턴 식별자마다 표준 셀 라이브러리에 따른 테스트 결과 신호를 출력한다.
상기의 목적을 달성하기 위한 또 다른 측면으로서의 본 발명의 라이브러리 테스트 방법은, 표준 셀 라이브러리의 로직 셀들 각각에 대응하는 셀 식별자 및 상기 각 로직 셀의 입력 벡터 조합들 각각에 대응하는 패턴 식별자를 상기 로직 셀들을 포함하는 코아 모듈로 출력함으로써 자동 모드를 수행하는 단계; 상기 로직 셀들 중 하나 이상의 로직 셀에 대응하는 셀 식별자를 선택하여 상기 코아 모듈로 출력하기 위하여 제 1 스위치 뱅크를 조작함으로써 준-자동 모드를 수행하는 단계; 각 로직 셀의 상기 입력 벡터 조합들 중 하나 이상에 대응하는 패턴 식별자를 선택하여 상기 코아 모듈로 출력하기 위하여 제 2 스위치 뱅크를 조작함으로써 수동 모드를 수행하는 단계; 및 상기 코아 모듈로부터 표준 셀 라이브러리에 따른 테스트 결과 신호를 수신하는 단계를 포함한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 라이브러리 테스트 회로 및 그 방법을 보다 상세히 설명하면 다음과 같다.
본 발명은 표준 셀 라이브러리의 로직 셀들의 기능을 검증하기 위한 테스트 회로 및 그 방법을 제공한다. 상기 로직 셀들의 검증은, 일단 모듈이 준비되면 상기 모듈을 본 발명의 라이브러리 테스트 회로가 구현된 PCB(Printed Circuit Board) 내에 배치함으로써 용이하게 수행될 수 있다.
본 발명에 의하면, 표준 셀 라이브러리의 모든 로직 셀들에 대하여 셀 식별자(cell ID)라고 불리는 고유의 숫자가 할당되고, 그들의 입/출력 라인의 개수가 기록됨으로써 가장 많은 입력 라인과 가장 많은 출력 라인을 갖는 로직 셀을 결정한다. 따라서, 최대 입력 라인 수(In)에 따라 입력 벡터 조합(input vector combination)이 2In으로 세팅 된다. 이러한 입력 벡터 조합도 마찬가지로 고유한 것이기 때문에 패턴 식별자(pattern identifier)로서 기능을 한다.
다시 말해, 입력 벡터 조합은 셀 식별자와, 각 로직 셀의 입출력 라인에 따라 정해지는 것을 말한다.
도 1은 본 발명의 라이브러리 테스트 회로를 나타내는 회로 블록도이다.
도 1에 도시되어 있는 바와 같이, 특정의 셀 식별자 및 패턴 식별자가 스위치 뱅크 (110 및 112)에 의해 각각 선택됨으로써, 대응하는 입력 벡터 조합을 갖는 해당 로직 셀에 대한 테스트가 수행된다. 상기 스위치 뱅크 (110 및 112) 각각은 "1" 또는 "0" 신호를 출력하는 복수개의 스위치를 가짐으로써 셀 식별자 또는 패턴 식별자를 선택할 수 있다. 예를 들면, 스위치 뱅크(110)은 7 비트의 셀 식별자를 생성함으로써 라이브러리의 128개의 로직 셀을 식별할 수 있다.
도 1의 테스트 회로에서 코아 모듈(core module)(100)은 기능 검증의 대상이 되는 표준 셀 라이브러리의 로직 셀들을 포함하며, 각 로직 셀들에 대한 테스트 결과 신호를 디스플레이 장치(114 및 116)에 출력함으로써 테스트 결과가 셀 식별자 디스플레이 장치(114) 및 패턴 식별자 디스플레이 장치(116)에 디스플레이 되도록 한다. 상기 디스플레이 장치(114 및 116)로서는 미국 텍사스 소재의 TAOS사에 의해 제조되는 것과 같은 헥사데시말(hexadecimal) 디스플레이 장치가 사용될 수 있다.
본 발명에 의한 검증 알고리즘은 크게 자동 모드, 준-자동 모드, 및 수동 모드의 세 가지 동작 모드를 가짐으로써 보다 정확한 검증 결과를 제공하고 검증 시간의 단축을 가능하게 한다. 도 1에 도시된 상기 코아 모듈(100)의 예의 경우, 위 세 가지 동작 모드(자동 모드, 준-자동 모드, 및 수동 모드)는 A1 및 A2의 출력을 각각 제공하는 2 개의 스위치(미도시)에서 나오는 값의 조합에 의해 선택될 수 있다. 상기 세 가지 동작 모드 중에서 자동 모드가 가장 광범위하게 사용된다.
다시 말해, A1 및 A2는 2개의 스위치에서 각각 출력되는 값으로써, 이들 값의 조합에 의해 본 발명에 의한 검증 알고리즘이 자동 모드, 준-자동 모드 및 수동 모드의 세 가지 동작 모드가 선택될 수 있다.
예를 들어, 각 스위치에서 출력된 값이 0과 1의 조합에 따라 (0,0), (0,1), (1,0), (1,1)로 나타나며, 상기 조합에 따라 (1,1)은 자동모드, (1,0)은 준-자동모드, (0,0)은 수동모드로 선택될 수 있다.
자동 모드가 선택된 경우, 모든 로직 셀들에 셀 식별자들 뿐만 아니라, 각 로직 셀들의 모든 입력 벡터 조합에 대한 패턴 식별자들이 상기 코아 모듈(100)로 입력된다. 즉, 자동 모드의 경우 모든 셀 식별자 및 모든 패턴 식별자들이 순차적으로 자동 선택되기 때문에 상기 스위칭 뱅크(110 및 112)는 전혀 사용되지 않는다.
자동 모드의 알고리즘은 특정 로직 셀에 대응하는 셀 식별자를 선택함으로써 시작한다. 일단 특정 셀 식별자가 선택되면 그에 해당하는 모든 가능한 패턴 식별 자들이 순차적으로 자동 선택되어 상기 코아 모듈(100)로 입력된다. 상기 선택된 셀 식별자에 대한 모든 패턴 식별자들이 상기 코아 모듈(100)로 입력되면 다음 셀 식별자가 자동 선택되고, 동일한 알고리즘이 반복된다.
이 과정에서 어느 특정 셀에 대한 에러가 발견되면, 상기 코아 모듈(100)에서 출력되는 테스트 결과 신호 중 에러를 나타내기 위한 특정 비트가 활성화됨으로써 상기 에러가 검출된 셀의 식별 번호가 상기 디스플레이 장치(114 및 116)에 표시된다.
이러한 자동 모드의 이점은, 1) 모든 셀에 대한 모든 입력 조합이 단 번에 검증될 수 있고, 2) 기능적 에러를 갖는 셀을 개별적으로 나타낼 수 있으며, 3) 기능적 에러를 갖는 셀의 총 개수를 알아낼 수 있다.
한편, 이러한 자동 모드의 테스트가 완료되면 에러가 나타난 특정 로직 셀에 대한 재검증을 위하여 준-자동 모드의 검증이 수행되는 것이 바람직하다.
준-자동 모드의 알고리즘에서는 사용자가 스위칭 뱅크(110) 조작을 통해 특정 로직 셀에 대응하는 셀 식별자를 선택한다. 일단 특정 셀 식별자가 사용자에 의해 선택되면, 그 셀 식별자에 해당하는 특정 로직 셀의 모든 입력 벡터 조합이 선택되도록 해당 패턴 식별자들이 순차적으로 자동 선택되어 상기 코아 모듈(100)로 입력되어 검증된다. 이 과정에서 특정 입력 조합에 대한 에러가 발견되면 상기 코아 모듈(100)에서 출력되는 테스트 결과 신호 중 에러를 나타내기 위한 특정 비트가 활성화됨으로써 상기 에러가 검출된 입력 조합의 식별 번호가 상기 디스플레이 장치(116)에 표시된다.
이러한 준-자동모드의 이점은, 1) 선택된 로직 셀에 대한 모든 입력 벡터 조합에 대한 검증을 할 수 있고, 2) 선택된 로직 셀의 어느 입력 조합에 에러가 있는 지를 개별적으로 나타낼 수 있다는 것이다.
한편, 이러한 준-자동 모드의 테스트가 완료되면 에러가 나타난 특정 로직 셀의 특정 입력 조합에 대한 재검증을 위하여 수동 모드의 검증이 수행되는 것이 바람직하다.
수동 모드의 동작에서, 사용자가 스위칭 뱅크(110 및 112) 각각의 조작을 통하여 특정 로직 셀에 해당하는 셀 식별자 및 상기 선택된 로직 셀의 특정 입력 조합에 해당하는 패턴 식별자를 각각 선택하여 상기 코아 모듈(100)로 송신하면, 상기 코아 모듈(100)은 해당 로직 셀의 해당 입력 조합에 대한 테스트 결과 신호를 상기 디스플레이 장치(114 및 116)에 출력한다.
이상에서, 본 발명의 바람직한 실시예를 첨부한 도면을 참조로 하여 상세히 살펴보았으나, 본 발명의 기술적 범주를 벗어나지 않는 당업자에게 자명한 변형 내지 변화가 다양하게 존재할 것이기 때문에, 그러한 변형 내지 변화가 본 발명의 청구항 또는 그 균등물의 범위에 속한다면 본 발명의 기술적 범위에 해당하는 것으로 해석되어야 한다.
이상에서 설명한 바와 같은 본 발명에 따른 라이브러리 테스트 회로 및 그 방법에 있어서는 다음과 같은 효과가 있다.
첫째, 본 발명의 테스트 회로는 다양한 디자인 룰 및 다양한 수의 로직 셀들을 포함하는 표준 셀 라이브러리들에 대해 그 집적도에 관계 없이 일률적으로 적용될 수 있다.
둘째, 본 발명에 의한 검증 알고리즘은 크게 자동 모드, 준-자동 모드, 및 수동 모드의 세 가지 동작 모드를 가짐으로써 보다 정확한 검증 결과를 제공하고 검증 시간의 단축을 가능하게 한다.

Claims (14)

  1. 복수개의 표준 셀 라이브러리 로직 셀들의 기능을 검증하며, 자동 모드, 준-자동 모드(semi-autometic mode) 및 수동 모드의 세 가지 동작모드를 갖는 라이브러리 테스트 회로에 있어서,
    복수개의 표준 셀 라이브러리 로직 셀들을 포함하되, 상기 로직 셀들 각각은 소정 개수의 셀 식별자와, 각 로직 셀의 입출력 라인에 따라 정해지는 입력 벡터 조합들(input vector combinations)을 가지며, 표준 셀 라이브러리에 따른 테스트 결과 신호를 출력하는 코아 모듈(core module);
    상기 로직 셀들 각각에 대응하는 셀 식별자(cell identifier)를 선택하기 위하여 상기 코아 모듈로 제 1 입력 신호를 출력하는 제 1 스위치 뱅크(switch bank); 및
    상기 로직 셀 각각의 상기 입력 벡터 조합들 각각에 대응하는 패턴 식별자를 선택하기 위하여 상기 코아 모듈로 제 2 입력 신호를 출력하는 제 2 스위치 뱅크를 포함하는 것을 특징으로 하는 라이브러리 테스트 회로.
  2. 제 1 항에 있어서, 상기 제 1 스위치 뱅크는 로직 셀들의 기능 검증이 상기 준-자동 모드(semi-autometic mode)로 조작되며, 상기 제 2 스위치 뱅크는 로직 셀들의 기능 검증이 상기 수동 모드로 조작되는 것을 특징으로 하는 라이브러리 테스트 회로.
  3. 제 1 항에 있어서, 상기 코아 모듈에서의 상기 로직 셀들 각각에 대한 검증 테스트 결과 신호를 디스플레이 하기 위한 제 1 디스플레이 장치 및 제 2 디스플레이 장치를 더 포함하는 것을 특징으로 하는 라이브러리 테스트 회로.
  4. 제 3 항에 있어서, 상기 제1 디스플레이장치는 상기 로직 셀들 각각에 대한 검증 테스트 결과 신호를 디스플레이하며, 상기 제2 디스플레이장치는 상기 로직 셀들 각각에 대한 입력 벡터 조합신호에 대한 검증 테스트 결과 신호를 디스플레이하는 것을 특징으로 하는 라이브러리 테스트 회로.
  5. 복수개의 표준 셀 라이브러리 로직 셀들의 기능을 검증하기 위한 라이브러리 테스트 회로에 있어서,
    소정 개수의 입력 벡터 조합들을 각각 가지는 복수개의 표준 셀 라이브러리 로직 셀들을 포함하는 코아 모듈을 포함하되,
    상기 코아 모듈은, 상기 로직 셀들 각각에 대응하는 셀 식별자; 및 각 로직 셀들의 상기 입력 벡터 조합 각각에 대응하는 패턴 식별자를 출력하고,
    자동 모드에서, 모든 셀 식별자들이 자동으로 순차적으로 선택되고, 상기 선택된 셀 식별자들 각각에 대응하는 모든 패턴 식별자들이 각 로직 셀로 출력되며,
    상기 코아 모듈은 각 셀 식별자 및 각 패턴 식별자마다 표준 셀 라이브러리에 따른 테스트 결과 신호를 출력하는 것을 특징으로 하는 라이브러리 테스트 회로.
  6. 제 5 항에 있어서, 상기 코아 모듈은 로직 셀 또는 입력 벡터 조합에 대응하는 테스트 실패 결과를 나타내는 에러 상태 신호를 출력하는 것을 특징으로 하는 라이브러리 테스트 회로.
  7. 제 6 항에 있어서, 상기 에러 상태 신호를 디스플레이 하기 위한 LED(Light-Emitting Diode)를 더 포함하는 것을 특징으로 하는 라이브러리 테스트 회로.
  8. 제 5 항에 있어서, 상기 코아 모듈은 자신의 작동 상태를 나타내는 코아 상태 신호를 출력하는 것을 특징으로 하는 라이브러리 테스트 회로.
  9. 제 8 항에 있어서, 상기 코아 상태 신호를 디스플레이 하기 위한 LED(Light-Emitting Diode)를 더 포함하는 것을 특징으로 하는 라이브러리 테스트 회로.
  10. 각각이 소정 개수의 입력 벡터 조합들을 갖는 복수개의 표준 셀 라이브러리 로직 셀들의 기능을 검증하기 위한 라이브러리 테스트 방법에 있어서,
    상기 로직 셀들 각각에 대응하는 셀 식별자 및 상기 각 로직 셀의 상기 입력 벡터 조합들 각각에 대응하는 패턴 식별자를 상기 로직 셀들을 포함하는 코아 모듈로 출력함으로써 자동 모드를 수행하는 단계;
    상기 로직 셀들 중 하나 이상의 로직 셀에 대응하는 셀 식별자를 선택하여 상기 코아 모듈로 출력하기 위하여 제 1 스위치 뱅크를 조작함으로써 준-자동 모드 를 수행하는 단계;
    각 로직 셀의 상기 입력 벡터 조합들 중 하나 이상에 대응하는 패턴 식별자를 선택하여 상기 코아 모듈로 출력하기 위하여 제 2 스위치 뱅크를 조작함으로써 수동 모드를 수행하는 단계; 및
    상기 코아 모듈로부터 표준 셀 라이브러리에 따른 테스트 결과 신호를 수신하는 단계를 포함하는 것을 특징으로 하는 라이브러리 테스트 방법.
  11. 제 10 항에 있어서, 상기 자동 모드는 상기 준-자동 모드 및 상기 수동 모드를 수행하기 이 전에 수행되는 것을 특징으로 하는 라이브러리 테스트 방법.
  12. 제 10 항에 있어서, 상기 준-자동 모드는 상기 자동 모드 후에, 그러나 상기 수동 모드 전에 수행되는 것을 특징으로 하는 라이브러리 테스트 방법.
  13. 제 10 항에 있어서, 상기 준-자동 모드는 상기 코아 모듈로부터 수신된 테스트 결과 신호가 실패(fail)로 나온 로직 셀에 대해 수행되는 것을 특징으로 하는 라이브러리 테스트 방법.
  14. 제 10 항에 있어서, 상기 수동 모드는 상기 코아 모듈로부터 수신된 테스트 결과 신호가 실패로 나온 로직 셀 및 입력 벡터 조합에 대해 수행되는 것을 특징으로 하는 라이브러리 테스트 방법.
KR1020050133969A 2005-12-29 2005-12-29 라이브러리 테스트 회로 및 그 방법 KR100731106B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050133969A KR100731106B1 (ko) 2005-12-29 2005-12-29 라이브러리 테스트 회로 및 그 방법
US11/638,367 US7559043B2 (en) 2005-12-29 2006-12-14 Library test circuit and library test method
CNB2006101727767A CN100507927C (zh) 2005-12-29 2006-12-26 库测试电路以及库测试方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050133969A KR100731106B1 (ko) 2005-12-29 2005-12-29 라이브러리 테스트 회로 및 그 방법

Publications (1)

Publication Number Publication Date
KR100731106B1 true KR100731106B1 (ko) 2007-06-22

Family

ID=38214103

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050133969A KR100731106B1 (ko) 2005-12-29 2005-12-29 라이브러리 테스트 회로 및 그 방법

Country Status (3)

Country Link
US (1) US7559043B2 (ko)
KR (1) KR100731106B1 (ko)
CN (1) CN100507927C (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100884983B1 (ko) 2007-06-26 2009-02-23 주식회사 동부하이텍 표준 셀 라이브러리의 성능 개선을 위한 측정 장치

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8024695B2 (en) 2008-02-05 2011-09-20 Nangate A/S Optimization of integrated circuit design and library
EP2255571B1 (en) * 2008-03-25 2016-11-16 Telefonaktiebolaget LM Ericsson (publ) Method for automatically selecting a physical cell identity (pci) of a long term evolution (lte) radio cell
US8762904B2 (en) 2012-03-28 2014-06-24 Synopsys, Inc. Optimizing logic synthesis for environmental insensitivity
CN110348127B (zh) * 2019-07-12 2023-05-09 北京物芯科技有限责任公司 一种测试用例的生成方法、装置、设备及存储介质
CN112380809B (zh) * 2020-11-16 2021-08-03 成都海光微电子技术有限公司 标准单元、标准单元库的物理规则验证方法、装置及设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050113273A (ko) * 2003-03-31 2005-12-01 주식회사 아도반테스토 시험 에뮬레이트 장치, 시험 모듈 에뮬레이트 장치, 및이들을 기록한 기록 매체
KR20060019556A (ko) * 2003-05-28 2006-03-03 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 집적 회로 디바이스 테스트 방법 및 장치, 집적 회로디바이스

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000305961A (ja) * 1999-04-16 2000-11-02 Matsushita Electric Ind Co Ltd セルライブラリデータベースおよび設計支援装置
US6449751B1 (en) * 2000-08-22 2002-09-10 Lsi Logic Corporation Method of analyzing static current test vectors with reduced file sizes for semiconductor integrated circuits
US7120571B2 (en) * 2003-06-16 2006-10-10 Fortelink, Inc. Resource board for emulation system

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050113273A (ko) * 2003-03-31 2005-12-01 주식회사 아도반테스토 시험 에뮬레이트 장치, 시험 모듈 에뮬레이트 장치, 및이들을 기록한 기록 매체
KR20060019556A (ko) * 2003-05-28 2006-03-03 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 집적 회로 디바이스 테스트 방법 및 장치, 집적 회로디바이스

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100884983B1 (ko) 2007-06-26 2009-02-23 주식회사 동부하이텍 표준 셀 라이브러리의 성능 개선을 위한 측정 장치

Also Published As

Publication number Publication date
US20070157141A1 (en) 2007-07-05
US7559043B2 (en) 2009-07-07
CN1991850A (zh) 2007-07-04
CN100507927C (zh) 2009-07-01

Similar Documents

Publication Publication Date Title
KR100731106B1 (ko) 라이브러리 테스트 회로 및 그 방법
US8438439B2 (en) Integrated circuit having a scan chain and testing method for a chip
JP2002032998A5 (ko)
US9791510B2 (en) Circuit and method for diagnosing scan chain failures
KR20070007092A (ko) 테스트 랩퍼 아키텍처, 랩퍼 입/출력 셀 및 이의 테스트방법, 집적회로, 자동 테스트 장치
JPS6232511B2 (ko)
CN212303083U (zh) 缺陷修复电路和存储器
US7895489B2 (en) Matrix system and method for debugging scan structure
JP2006234512A (ja) 半導体集積回路および半導体集積回路のテスト方法
US7467362B2 (en) Failure detection improvement apparatus, failure detection improvement program, failure detection improvement method
US7610535B2 (en) Boundary scan connector test method capable of fully utilizing test I/O modules
US6675337B1 (en) Built-in self verification circuit for system chip design
US5513189A (en) Boundary scan system with improved error reporting using sentinel bit patterns
US7284171B2 (en) Integrated circuit device
JP2009122009A (ja) テスト回路
EP0151694A2 (en) Logic circuit with built-in self-test function
JP2006066825A (ja) 半導体集積回路テスト設計支援装置
US7861197B2 (en) Method of verifying design of logic circuit
JP2000357399A (ja) 半導体集積回路装置
KR100630661B1 (ko) 저주파 테스터기로도 고속 동작 테스트 가능한 메모리장치 및 그 테스트 방법
CN112444735B (zh) 可安全配置的芯片及其操作方法
US20050138512A1 (en) Semiconductor integrated circuit
US10935594B1 (en) Curve trace analysis testing apparatus controller
US9885754B2 (en) Integrated circuit with self-verification function, verification method and method for generating a BIST signature adjustment code
JP2004069642A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110520

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee