JPH0836037A - 伝送経路の伝播遅延時間測定回路 - Google Patents

伝送経路の伝播遅延時間測定回路

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JPH0836037A JP6189859A JP18985994A JPH0836037A JP H0836037 A JPH0836037 A JP H0836037A JP 6189859 A JP6189859 A JP 6189859A JP 18985994 A JP18985994 A JP 18985994A JP H0836037 A JPH0836037 A JP H0836037A
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Abstract

(57)【要約】 【目的】 Ｉ／Ｏセパレート試験の接続状態でＤＲとＤ
ＵＴ間及びＤＵＴとＣＰ間の遅延時間を測定する簡単な
回路を実現する。 【構成】 Ｉ／Ｏコモンピンを２ピン使用しＤＵＴ１ピ
ンに接続する、Ｉ／Ｏセパレート試験の接続回路におい
て、ＤＵＴソケット端を接地している。また、ＤＲ専用
ピンとＩ／Ｏコモンピンを使用し、ＤＵＴ１ピンに接続
する、Ｉ／Ｏセパレート試験の接続回路において、ＤＵ
Ｔソケット端を接地し、コンパレータとして全ピン共通
コンパレータを使用している。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、Ｉ／Ｏデッドバンドを
なくする方式に対し、被ＤＵＴ端に接続されるケーブル
等の遅延時間を測定する伝送経路の伝播遅延時間測定回
路に関するものである。
【０００２】
【従来の技術】半導体試験装置において、通常のＩ／Ｏ
ピンエレクトロニクス回路は、図３（ａ）に示すような
ドライバ（ＤＲ）とコンパレータ（ＣＰ）の両方の機能
を持つＩ／Ｏコモンピン１０となっている。そして、Ｄ
Ｒ及びＣＰと被試験デバイス（ＤＵＴ）１３とは伝播遅
延時間長Ｔａのケーブルで接続されている。図３（ｂ）
に書き込み、読みだし動作を繰り返す場合のタイミング
図を示す。ここで、ＤＵＴからの読みだしデータＲは、
時間Ｔａ後にＣＰ端に到達する。この読みだし動作の終
了後、ただちに書き込み動作を行うには、ＤＵＴへの書
き込みデータＷより時間Ｔａだけ早くＤＲからデータＷ
を出力しなければならない。ＤＲから出力されたデータ
Ｗは、時間遅れなしにＣＰ端にも到達する。するとＣＰ
端にはＤＵＴからの読みだしデータＲと、自らのＤＲか
ら出力されたデータＷの合成されたものが入力される時
間が生じる。この合成されている時間は、Ｔａの２倍
で、この間はＣＰで正しい比較判定ができない。この範
囲をＩ／Ｏデッドバンド２０と言い、ＤＲ及びＣＰとＤ
ＵＴ間の伝播遅延時間長Ｔａで決定される。
【０００３】上記伝播遅延時間長Ｔａを測定するために
は、図４（ａ）のようにＤＵＴ側を開放にする。このと
きＤＲから出力された波形は、ケーブルを伝わりケーブ
ル開放端に達する。その後、反射した波形が同じケーブ
ルを伝わりＣＰ側で観測できる。その波形は、図４
（ｂ）に示すようになり、この波形から往復時間がわか
る。つまりケーブルの伝播遅延時間Ｔａは、測定した反
射波の１／２となる。
【０００４】ところで、上記Ｉ／Ｏデッドバンドが問題
になるような高速デバイスを試験する場合には、ＤＲか
らＤＵＴまでの経路と、ＤＵＴからＣＰまでの経路を分
けて試験する図５（ａ）に示すようなＩ／Ｏセパレート
試験を行う。図５（ｂ）で明らかなように、ＣＰ端でＤ
ＵＴからの読みだしデータＲとＤＲの出力データＷが合
成されることはない。従って、ＣＰでの正しい比較判定
ができる。なお、ＤＲ端では、出力データＷとＤＵＴか
らの読みだしデータＲが波形合成されるが、進行波同士
の衝突は互いに通過するだけで影響を及ぼさず、ＤＵＴ
からの波形はＤＲ端で終端されるためＣＰ端には影響し
ない。
【０００５】
【発明が解決しようとする課題】上記Ｉ／Ｏセパレート
試験の接続状態で、図５（３）のＶＴを切り離し、ハイ
インピーダンス状態にし、ＤＲからＤＵＴを経由してＣ
Ｐまでの遅延時間Ｔｂ＋Ｔｃを測定できるが、ＤＲから
ＤＵＴまでの遅延時間Ｔｂ及びＤＵＴからＣＰまでの遅
延時間Ｔｃをそれぞれ区別して測定できない。本発明
は、Ｉ／Ｏセパレート試験の接続状態でＤＲとＤＵＴ間
及びＤＵＴとＣＰ間の遅延時間を測定する簡単な回路を
実現することを目的としている。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明においては、Ｉ／Ｏコモンピンを２ピン使用
しＤＵＴ１ピンに接続する、Ｉ／Ｏセパレート試験の接
続回路において、ＤＵＴソケット端を接地している。ま
た、ＤＲ専用ピンとＩ／Ｏコモンピンを使用し、ＤＵＴ
１ピンに接続する、Ｉ／Ｏセパレート試験の接続回路に
おいて、ＤＵＴソケット端を接地し、コンパレータとし
て、全ピン共通コンパレータを使用している。
【０００７】
【作用】上記のように構成された回路では、コンパレー
タ端で各経路の伝播遅延時間長の２倍の時間長を示す波
形が観測され、各々の経路遅延時間長を測定できる。
【０００８】
【実施例】
（実施例１）図１（ａ）にＩ／Ｏコモンピン１０を２ピ
ン使用した場合の遅延時間測定回路ブロックを示す。つ
まりＤＵＴソケット端を接地することで各経路遅延時間
長を測定することができる。ＤＲより出力された波形は
ケーブルを伝わりＤＵＴソケット端に到達した点で電位
が接地レベルに下がりはじめる。この状態をＤＲ端で観
測したものが図１（ｂ）の波形となる。これは、ＤＲ出
力波形を、そのＤＲ端にあるＣＰで観測するので、波形
の立ち上がり点と立ち下がり点の間の時間長が、経路遅
延時間長Ｔｂの２倍になる事を意味する。ＤＵＴとＣＰ
間の経路遅延時間長Ｔｃについても、ＣＰ端のＤＲを使
用することで、測定できる。以上のように、ＤＵＴソケ
ット端を接地することで、それぞれの経路遅延時間長
を、実組配の状態で測定することが可能になる。
【０００９】（実施例２）図２（ａ）にＤＲ専用ピン１
１とＩ／Ｏコモンピン１０を使用してＩ／Ｏセパレート
試験をする場合の経路遅延時間長Ｔｃｂｌを測定する回
路ブロックを示す。この場合は、全ピン共通コンパレー
タ（ＳＴＤＣＭＰ）１２を使用することで、Ｔｃｂｌを
測定することが可能になる。まず、スイッチａ３０をＯ
ＦＦにし、スイッチｂ３１をＯＮにする。ＤＲ専用ピン
１１から出力した波形がＳＴＤＣＭＰ１２に入力するま
での経路（イ）の経路遅延時間長Ｔｄを求める。続い
て、スイッチａ３０、スイッチｂ３１をＯＮにし、ＤＲ
から波形を印加する。接地されたＤＵＴソケット端で反
射した波形は、ケーブルを往復し、さらにスイッチｂ３
１を通りＳＴＤＣＭＰ１２に入力する。この経路を
（ロ）とした時のＳＴＤＣＭＰ１２の入力波形を図２
（ｂ）に示す。ここで、Ｔｅ−ＴｄがＴｃｂｌの２倍の
経路遅延時間長である。
【００１０】
【発明の効果】本発明は、以上説明したように構成され
ているので、Ｉ／Ｏセパレート試験の接続状態で、ケー
ブルを接続したまま、実配線の状態で、各々の経路遅延
時間長を測定できる。得られた各測定データをＩ／Ｏセ
パレート試験の遅延時間補正に用いることによってＤＵ
Ｔピン端での読みだしサイクル、書き込みサイクルでの
データの重複をなくすることができる。
【図面の簡単な説明】
【図１】本発明の回路ブロック図とタイミング図であ
る。
【図２】本発明の別の回路ブロック図とタイミング図で
ある。
【図３】Ｉ／Ｏデッドバンドの説明図である。
【図４】ＤＵＴ側を開放端にした場合の経路遅延時間長
の測定回路ブロック図とタイミング図である。
【図５】従来のＩ／Ｏコモンピンを使用したＩ／Ｏセパ
レート試験の回路ブロック図とタイミング図である。
【符号の説明】
１０ Ｉ／Ｏコモンピン １１ ドライバ（ＤＲ）専用ピン １２ 全ピン共通コンパレータ（ＳＴＤＣＭＰ） １３ 被試験デバイス（ＤＵＴ） ２０ Ｉ／Ｏデッドバンド ３０ スイッチａ ３１ スイッチｂ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 Ｉ／Ｏコモンピン（１０）を２ピン使用
    しＤＵＴ（１３）１ピンに接続する、Ｉ／Ｏセパレート
    試験の接続回路において、 ＤＵＴ（１３）ソケット端を接地した、 ことを特徴とする伝送経路の伝播遅延時間測定回路。
  2. 【請求項２】 ドライバ（ＤＲ）専用ピン（１１）とＩ
    ／Ｏコモンピン（１０）を使用しＤＵＴ（１３）１ピン
    に接続する、Ｉ／Ｏセパレート試験の接続回路におい
    て、 ＤＵＴ（１３）ソケット端を接地し、 全ピン共通コンパレータ（１２）を使用した、 ことを特徴とする伝送経路の伝播遅延時間測定回路。
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