JPH04161867A - 半導体の複数同時測定装置 - Google Patents
半導体の複数同時測定装置Info
- Publication number
- JPH04161867A JPH04161867A JP28932890A JP28932890A JPH04161867A JP H04161867 A JPH04161867 A JP H04161867A JP 28932890 A JP28932890 A JP 28932890A JP 28932890 A JP28932890 A JP 28932890A JP H04161867 A JPH04161867 A JP H04161867A
- Authority
- JP
- Japan
- Prior art keywords
- measurement
- converter
- output
- semiconductors
- sample
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 34
- 238000005259 measurement Methods 0.000 claims abstract description 66
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、入力信号を順次切換えて複数の半導体を試
験する半導体の複数同時測定装置についてのものである
。
験する半導体の複数同時測定装置についてのものである
。
［従来の技術］
複数の半導体試験には、並列測定と直列測定がある。
次に、従来技術による並列測定の構成を第５図により説
明する。
明する。
第５図の２１〜２３は測定される半導体、２４〜２６は
測定回路、２７は制御回路である。
測定回路、２７は制御回路である。
第５図は半導体２１〜２３が３個の場合の例であり、半
導体２１〜２３は、制御回路２７で制御される測定回路
２４〜２６に接続され、同時に３個の半導体が測定され
る。測定時間は、第７図アに示すように１個の場合と同
じである。
導体２１〜２３は、制御回路２７で制御される測定回路
２４〜２６に接続され、同時に３個の半導体が測定され
る。測定時間は、第７図アに示すように１個の場合と同
じである。
次に、従来技術による直列測定の構成を第６図により説
明する。
明する。
第６図の３１〜３３は測定される半導体、３４は切換回
路、３５は測定回路、３６は制御回路である。
路、３５は測定回路、３６は制御回路である。
第６図は半導体３１〜３３が３個の場合の例であり、半
導体３１〜３３は、制御回路３６で制御される切換回路
３４で順次選択され、測定回路３５で測定される。測定
時間は、第７図イに示すように、並列測定の場合の３倍
になる。
導体３１〜３３は、制御回路３６で制御される切換回路
３４で順次選択され、測定回路３５で測定される。測定
時間は、第７図イに示すように、並列測定の場合の３倍
になる。
［発明が解決しようとする課題］
第５図の並列測定では、高速性や切換・制御を必要とし
ないので有利である。しかし、半導体の数が多いときは
、多数の測定回路が必要になる。
ないので有利である。しかし、半導体の数が多いときは
、多数の測定回路が必要になる。
第６図の直列測定では、測定前に条件の設定が必要であ
り、相関のよいデータを得るためには過渡的な条件等も
一致させなければならないので、測定回路が動作する時
間と、半導体の設定時間も測定個数だけ必要になる。
り、相関のよいデータを得るためには過渡的な条件等も
一致させなければならないので、測定回路が動作する時
間と、半導体の設定時間も測定個数だけ必要になる。
この発明は、条件設定後の測定ユニットの出力をサンプ
ルホールド回路で保持し、Ａ／Ｄ変換器の出力を切換え
て測定し、測定のための条件設定は１回にし、少ない数
のＡ／Ｄ変換器で測定できる半導体の複数同時測定装置
の提供を目的とする。
ルホールド回路で保持し、Ａ／Ｄ変換器の出力を切換え
て測定し、測定のための条件設定は１回にし、少ない数
のＡ／Ｄ変換器で測定できる半導体の複数同時測定装置
の提供を目的とする。
［課題を解決するための手段］
この目的を達成するため、第１の発明では、測定される
複数の半導体に１対１で配置される測定ユニットと、前
記測定ユニットに１対１で配置され、前記測定ユニット
の出力電圧を保持するサンプルホールド回路と、前記サ
ンプルホールド回路に１対１で配置され、前記サンプル
ホールド回路の出力を選択するアナログスイッチと、前
記アナログスイッチの出力を入力とするＡ／Ｄ変換器と
、前記Ａ／Ｄ変換器の出力を入力とし、測定値の良否を
判定する判定回路とを備える。
複数の半導体に１対１で配置される測定ユニットと、前
記測定ユニットに１対１で配置され、前記測定ユニット
の出力電圧を保持するサンプルホールド回路と、前記サ
ンプルホールド回路に１対１で配置され、前記サンプル
ホールド回路の出力を選択するアナログスイッチと、前
記アナログスイッチの出力を入力とするＡ／Ｄ変換器と
、前記Ａ／Ｄ変換器の出力を入力とし、測定値の良否を
判定する判定回路とを備える。
第２の発明では、測定される複数の半導体を第１群と１
１１２詳に分け、前記半導体に１対１で配置される測定
ユニットと、前記測定ユニットに１対１で配置され、前
記測定ユニットの出力電圧を保持するサンプルホールド
回路と、前記サンプルホールド回路に１対１でｉ［され
、前記サンプルホールド回路の出力を選択するアナログ
スイッチと、前記アナログスイッチのうち、１１′＃の
アナログスイッチの出力を入力とする第１のＡ／Ｄ変換
器と、前記アナログスイッチのうち、第２群のアナログ
スイッチの出力を入力とする第２のＡ／Ｄ変換器と、第
１のＡ／Ｄ変換器と第２のＡ／Ｄ変換器の出力を切り換
えるセレクタと、前記セレクタ出力を入力とし、測定値
の良否を判定する判定回路とを備える。
１１２詳に分け、前記半導体に１対１で配置される測定
ユニットと、前記測定ユニットに１対１で配置され、前
記測定ユニットの出力電圧を保持するサンプルホールド
回路と、前記サンプルホールド回路に１対１でｉ［され
、前記サンプルホールド回路の出力を選択するアナログ
スイッチと、前記アナログスイッチのうち、１１′＃の
アナログスイッチの出力を入力とする第１のＡ／Ｄ変換
器と、前記アナログスイッチのうち、第２群のアナログ
スイッチの出力を入力とする第２のＡ／Ｄ変換器と、第
１のＡ／Ｄ変換器と第２のＡ／Ｄ変換器の出力を切り換
えるセレクタと、前記セレクタ出力を入力とし、測定値
の良否を判定する判定回路とを備える。
［作用］
次に、第１の発明による半導体の複数同時測定装置の構
成を第１図により説明する。
成を第１図により説明する。
第１図のＩＡ〜ＩＣは測定ユニット、２Ａ〜２Ｃはサン
プルホールド回路（以下、ＳＨ回路という。）、３Ａ〜
３Ｃはアナログスイッチ（以下、ＡＳという。）、４は
Ａ／Ｄ変換器、５は判定値メモリ、６は判定回路、７は
測定結果メモリ、８は制御回路である。
プルホールド回路（以下、ＳＨ回路という。）、３Ａ〜
３Ｃはアナログスイッチ（以下、ＡＳという。）、４は
Ａ／Ｄ変換器、５は判定値メモリ、６は判定回路、７は
測定結果メモリ、８は制御回路である。
第１図は３個の半導体を測定する場合の例であり、半導
体の数に対応して、測定ユニット、ＳＨ回路、ＡＳの数
を増やす。
体の数に対応して、測定ユニット、ＳＨ回路、ＡＳの数
を増やす。
測定ユニットＩＡ〜ＩＣは測定される半導体へ電圧・電
流を供給するとともに、負荷側の電流・電圧をモニタす
る。内部にレンジ切換回路や、電流・電圧変換回路等が
ある。
流を供給するとともに、負荷側の電流・電圧をモニタす
る。内部にレンジ切換回路や、電流・電圧変換回路等が
ある。
測定ユニットＩＡ〜ＩＣの出力は、それぞれＳＨ回路２
Ａ〜２Ｃに入り、セ斗リング時間経過後、ホールドされ
る。
Ａ〜２Ｃに入り、セ斗リング時間経過後、ホールドされ
る。
測定される半導体は、同時に条件設定され、過渡的時間
経過後、その応答がＳＨ回路２Ａ〜２Ｃでホールドされ
るので、第５図の場合と同じ値が保持される。
経過後、その応答がＳＨ回路２Ａ〜２Ｃでホールドされ
るので、第５図の場合と同じ値が保持される。
ＡＳ３Ａ〜３Ｃは、ＳＨ回路２Ａ〜２Ｃでホールドされ
た電圧を制御回路８からの信号で順次Ａ／Ｄ変換器４に
入れるためのものであり、これによって多数の入力を１
個のＡ／Ｄ変換器４で直列に処理することができる。
た電圧を制御回路８からの信号で順次Ａ／Ｄ変換器４に
入れるためのものであり、これによって多数の入力を１
個のＡ／Ｄ変換器４で直列に処理することができる。
次に、第１図のタイムチャートを第２図により説明する
。第２図の１０は設定時間、１１〜１３は測定時間、１
６〜１８は判定値であり、測定時間１１〜１３に必要な
条件設定は、設定時間１０の１回だけである。
。第２図の１０は設定時間、１１〜１３は測定時間、１
６〜１８は判定値であり、測定時間１１〜１３に必要な
条件設定は、設定時間１０の１回だけである。
第２図の設定時間１０を１回にすることによって、全体
の測定時間は第７図イの場合に比べて短くなる。また、
測定のスキップは測定対象の有無により測定時間１１〜
１３のうち測定対象のないものを省略し、つぎの測定を
実行する。
の測定時間は第７図イの場合に比べて短くなる。また、
測定のスキップは測定対象の有無により測定時間１１〜
１３のうち測定対象のないものを省略し、つぎの測定を
実行する。
Ａ／Ｄ変換器４からは、測定時間１１〜１３に測定され
たデータが出力され、判定回路６で判定値１６〜１８と
比較される。
たデータが出力され、判定回路６で判定値１６〜１８と
比較される。
判定値１６〜１８は制御回路８によって、測定時間１１
〜１３に同期して判定値メモリ５から読み出される。
〜１３に同期して判定値メモリ５から読み出される。
測定データと判定結果は、制御回路８の信号で測定結果
メモリ７に記憶される。
メモリ７に記憶される。
また、判定値メモリ５は制御回路８でアドレス制御され
、判定値メモリ５の出力とＡ／Ｄ変換器４の出力とを判
定回路６出比較判定するので、１回の測定で複数の判定
値を高速に判定することができる。
、判定値メモリ５の出力とＡ／Ｄ変換器４の出力とを判
定回路６出比較判定するので、１回の測定で複数の判定
値を高速に判定することができる。
次◆こ、第２の発明による半導体の複数同時測定装置の
構成を第３図により説明する。
構成を第３図により説明する。
第３図のＩＡ〜ＩＤは測定ユニット、２Ａ〜２ＤはＳＨ
回路、３Ａ〜３ＤはＡＳ、４Ａ〜４ＢはＡ／Ｄ変換器、
９はセレクタであり、その他は第１図と同じものである
。
回路、３Ａ〜３ＤはＡＳ、４Ａ〜４ＢはＡ／Ｄ変換器、
９はセレクタであり、その他は第１図と同じものである
。
第６図は４個の半導体を測定する場合の例であり、第１
図に比べてＡ／Ｄ変換器４Ａ・４Ｂ、セレクタ９が追加
された形になっている。
図に比べてＡ／Ｄ変換器４Ａ・４Ｂ、セレクタ９が追加
された形になっている。
次に、第３図のタイムチャートを第４図により説明する
。
。
第４図アは５Ｈ２Ａ〜２Ｄのサンプルホールド波形であ
り、第４図イはＡＳ３Ａのオンオフ波形である。第４図
つはＡ３３Ｂのオンオフ波形であり、第４図工はＡ３３
Ｇのオンオフ波形である。
り、第４図イはＡＳ３Ａのオンオフ波形である。第４図
つはＡ３３Ｂのオンオフ波形であり、第４図工はＡ３３
Ｇのオンオフ波形である。
第４図才はＡＳ３Ｄのオンオフ波形、第４図力はＡ／Ｄ
変換器４Ａ・４Ｂのトリガ信号、第４図キはセレクタ９
の出力波形である。
変換器４Ａ・４Ｂのトリガ信号、第４図キはセレクタ９
の出力波形である。
Ａ／Ｄ変換器４Ａ・４Ｂは同時に動作し、Ａ／Ｄ変換器
４Ａからは測定ユニットＩＡ・ＩＢの測定データが出力
され、Ａ−／Ｄ変換器４Ｂからは測定ユニットＩＣ・Ｉ
Ｄの測定データが出力される。
４Ａからは測定ユニットＩＡ・ＩＢの測定データが出力
され、Ａ−／Ｄ変換器４Ｂからは測定ユニットＩＣ・Ｉ
Ｄの測定データが出力される。
Ａ／Ｄ変換器４Ａ・４Ｂの出力は、セレクタ９で順次選
択され、判定回路６へ送られる０判定回路６から後は第
１図と同じに動作する。
択され、判定回路６へ送られる０判定回路６から後は第
１図と同じに動作する。
第３図は第１図にＡ／Ｄ変換器とセレクタを追加して、
測定される半導体が増えても効率のよい測定回路を提供
することができる。
測定される半導体が増えても効率のよい測定回路を提供
することができる。
［発明の効果］
この発明によれば、条件設定後の測定回路の出力をサン
プルホールド回路に保持し、Ａ／Ｄ変換器の出力を切換
えて測定するので、測定のための条件設定は１回ですみ
、Ａ／Ｄ変換器の数を少なくできるので、高速で構成の
少ない測定装置を提供することができる。
プルホールド回路に保持し、Ａ／Ｄ変換器の出力を切換
えて測定するので、測定のための条件設定は１回ですみ
、Ａ／Ｄ変換器の数を少なくできるので、高速で構成の
少ない測定装置を提供することができる。
第１図は第１の発明による半導体の複数同時測定装置の
構成図、第２図は第１図のタイムチャート、第３図は第
２の発明による半導体の複数同時測定装置の構成図、第
４図は第３図のタイムチャート、第５図は従来技術によ
る並列測定の構成図、第６図は従来技術による直列測定
の構成図、第７図は第５図と第６図のタイムチャートで
ある。 ＩＡ〜ＩＤ・・・・・・測定ユニット、２Ａ〜２Ｄ・・
・・・・ＳＨ（サンプルホールド）回路、３Ａ〜３Ｄ・
・・川ＡＳ （アナログスイッチ）、４・４Ａ・４Ｂ・
・・・・・Ａ／Ｄ変換器、５・・・・・・判定値メモリ
、６・・・・・・判定回路、７・・・・・・測定結果メ
モリ、８・・・・・・制御回路。 代理人 弁理士 小 俣 欽 同 角 （Ａ／Ｄ変換トリガ） 第４図 第５図 第６図 へ Ｙ
構成図、第２図は第１図のタイムチャート、第３図は第
２の発明による半導体の複数同時測定装置の構成図、第
４図は第３図のタイムチャート、第５図は従来技術によ
る並列測定の構成図、第６図は従来技術による直列測定
の構成図、第７図は第５図と第６図のタイムチャートで
ある。 ＩＡ〜ＩＤ・・・・・・測定ユニット、２Ａ〜２Ｄ・・
・・・・ＳＨ（サンプルホールド）回路、３Ａ〜３Ｄ・
・・川ＡＳ （アナログスイッチ）、４・４Ａ・４Ｂ・
・・・・・Ａ／Ｄ変換器、５・・・・・・判定値メモリ
、６・・・・・・判定回路、７・・・・・・測定結果メ
モリ、８・・・・・・制御回路。 代理人 弁理士 小 俣 欽 同 角 （Ａ／Ｄ変換トリガ） 第４図 第５図 第６図 へ Ｙ
Claims (1)
- 【特許請求の範囲】 １、測定される複数の半導体に１対１で配置される測定
ユニットと、 前記測定ユニットに１対１で配置され、前記測定ユニッ
トの出力電圧を保持するサンプルホールド回路と、 前記サンプルホールド回路に１対１で配置され、前記サ
ンプルホールド回路の出力を選択するアナログスイッチ
と、 前記アナログスイッチの出力を入力とするＡ／Ｄ変換器
と、 前記Ａ／Ｄ変換器の出力を入力とし、測定値の良否を判
定する判定回路とを備えることを特徴とする半導体の複
数同時測定装置。 ２、測定される複数の半導体を第１群と第２群に分け、
前記半導体に１対１で配置される測定ユニットと、 前記測定ユニットに１対１で配置され、前記測定ユニッ
トの出力電圧を保持するサンプルホールド回路と、 前記サンプルホールド回路に１対１で配置され、前記サ
ンプルホールド回路の出力を選択するアナログスイッチ
と、 前記アナログスイッチのうち、第１群のアナログスイッ
チの出力を入力とする第１のＡ／Ｄ変換器と、 前記アナログスイッチのうち、第２群のアナログスイッ
チの出力を入力とする第２のＡ／Ｄ変換器と、 第１のＡ／Ｄ変換器と第２のＡ／Ｄ変換器の出力を切り
換えるセレクタと、 前記セレクタ出力を入力とし、測定値の良否を判定する
判定回路とを備えることを特徴とする半導体の複数同時
測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289328A JP3005941B2 (ja) | 1990-10-26 | 1990-10-26 | 半導体の複数同時測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289328A JP3005941B2 (ja) | 1990-10-26 | 1990-10-26 | 半導体の複数同時測定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04161867A true JPH04161867A (ja) | 1992-06-05 |
| JP3005941B2 JP3005941B2 (ja) | 2000-02-07 |
Family
ID=17741774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2289328A Expired - Fee Related JP3005941B2 (ja) | 1990-10-26 | 1990-10-26 | 半導体の複数同時測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3005941B2 (ja) |
-
1990
- 1990-10-26 JP JP2289328A patent/JP3005941B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3005941B2 (ja) | 2000-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07191100A (ja) | アナログ多チャンネル・プローブ装置 | |
| US6731125B2 (en) | Multi-channel semiconductor test system | |
| JPH04161867A (ja) | 半導体の複数同時測定装置 | |
| JP2001339282A (ja) | 可変遅延回路及び半導体回路試験装置 | |
| JPH11326441A (ja) | 半導体試験装置 | |
| JP2000065890A (ja) | Ｌｓｉテストシステム | |
| JPH0875814A (ja) | 電圧パルスの取得経路と、そのような経路を具備した部分放電を測定する方法およびシステム | |
| JPH05322979A (ja) | 試験装置 | |
| JP3150444B2 (ja) | スペクトラムアナライザのピークホールド回路 | |
| JP2587928B2 (ja) | Ｉｃ検査装置 | |
| JP3404733B2 (ja) | デジタルコンパレータ | |
| JPH06213970A (ja) | Ｉｃテスト装置 | |
| JPH1019972A (ja) | Ｉｃ試験装置 | |
| US20230318592A1 (en) | Gate drive circuit, test device, and switching method | |
| KR0169902B1 (ko) | 16x16 atm 스위치 asic 시험을 위한 회로 | |
| JP2996989B2 (ja) | Ｉｃテスターのピン電流測定回路及びその基板 | |
| KR100200361B1 (ko) | 별도의 테스트용 핀 없이 성능을 테스트할 수 있는 집적회로 | |
| JPH0675015A (ja) | パターン信号発生器に同期したａｃ測定電圧印加回路 | |
| JP2000065905A (ja) | ベクターメモリ装置 | |
| KR930006962B1 (ko) | 반도체 시험방법 | |
| JPH0639350Y2 (ja) | Ｉｃ試験装置 | |
| JP2002243810A (ja) | 半導体装置、およびその検査方法 | |
| JPH02226029A (ja) | 電圧信号発生回路の断線検出装置 | |
| SU1056087A1 (ru) | Устройство дл разбраковки силовых полупроводниковых приборов | |
| JPS631249Y2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |