JPS6239851B2 - - Google Patents
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- JPS6239851B2 JPS6239851B2 JP56120250A JP12025081A JPS6239851B2 JP S6239851 B2 JPS6239851 B2 JP S6239851B2 JP 56120250 A JP56120250 A JP 56120250A JP 12025081 A JP12025081 A JP 12025081A JP S6239851 B2 JPS6239851 B2 JP S6239851B2
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- Japan
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- voltage
- ref
- circuit
- capacitor
- switch
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- 239000003990 capacitor Substances 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 3
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はアナログ・デジタル変換器（以下AD
変換器という。）の改良に関するものである。特
にMOSFETによつて構成される逐次比較方式を
用いる直列型AD変換器の比較回路網に関するも
のである。
変換器という。）の改良に関するものである。特
にMOSFETによつて構成される逐次比較方式を
用いる直列型AD変換器の比較回路網に関するも
のである。
従来のこの種の変換器はその要部回路図の一例
を第１図に示すように、基準電圧Ｖrefより基準
比較電圧を発生する２n個の直列接続された抵抗
により構成された抵抗回路RCと、各基準比較電
圧を比較器に入力するための（２n+1−１）個の
MOSFETスイツチと、これを選択するデコーダ
DECと、アナログ入力をサンプリングする
MOSFETスイツチS1と、前記アナログサンプル
値を保持する容量ＣKと、自己バイアスを与える
フイードバツクMOSFETをもつ増幅器AMPとを
備えたものである。
を第１図に示すように、基準電圧Ｖrefより基準
比較電圧を発生する２n個の直列接続された抵抗
により構成された抵抗回路RCと、各基準比較電
圧を比較器に入力するための（２n+1−１）個の
MOSFETスイツチと、これを選択するデコーダ
DECと、アナログ入力をサンプリングする
MOSFETスイツチS1と、前記アナログサンプル
値を保持する容量ＣKと、自己バイアスを与える
フイードバツクMOSFETをもつ増幅器AMPとを
備えたものである。
この回路ではMOSFETスイツチS1が図外の回
路から与えられるサンプリングクロツクＳによつ
て導通されると、容量ＣKにアナログ入力Ｖaによ
る電荷が蓄えられる。これと同時に、自己バイア
ス用MOSFETスイツチが導通し、増幅器AMPに
バイアス電圧を供給してアナログサンプル値を得
る。次にMOSFETスイツチが順次導通して、こ
のアナログサンプル値と基準比較電圧との比較を
はじめ、まず最初に、基準比較電圧は １／２Ｖref−１／２ｎ＋１Ｖref の電圧が選択され、この比較結果により次に比較
する基準比較電圧が決定される。もしアナログサ
ンプル値の方が大きい場合には、次の基準比較電
圧は １／２Ｖref＋１／２２Ｖref−１／２ｎ＋１Ｖre
f となり、その逆の場合は １／２２Ｖref−１／２ｎ＋１Ｖref となる。これをｎ回くり返すことによりAD変換
が完了する。
路から与えられるサンプリングクロツクＳによつ
て導通されると、容量ＣKにアナログ入力Ｖaによ
る電荷が蓄えられる。これと同時に、自己バイア
ス用MOSFETスイツチが導通し、増幅器AMPに
バイアス電圧を供給してアナログサンプル値を得
る。次にMOSFETスイツチが順次導通して、こ
のアナログサンプル値と基準比較電圧との比較を
はじめ、まず最初に、基準比較電圧は １／２Ｖref−１／２ｎ＋１Ｖref の電圧が選択され、この比較結果により次に比較
する基準比較電圧が決定される。もしアナログサ
ンプル値の方が大きい場合には、次の基準比較電
圧は １／２Ｖref＋１／２２Ｖref−１／２ｎ＋１Ｖre
f となり、その逆の場合は １／２２Ｖref−１／２ｎ＋１Ｖref となる。これをｎ回くり返すことによりAD変換
が完了する。
ここで、増幅器AMPの出力OUTに接続され
る、例えば比較レジスタ、このレジスタを制御す
るクロツク信号回路、比較の結果を判断して上記
各スイツチに制御信号を与えるための制御回路等
については、公知であり、また本発明に直接関係
ないのでここでは図示と省略する。これは次の実
施例説明についても同様である。
る、例えば比較レジスタ、このレジスタを制御す
るクロツク信号回路、比較の結果を判断して上記
各スイツチに制御信号を与えるための制御回路等
については、公知であり、また本発明に直接関係
ないのでここでは図示と省略する。これは次の実
施例説明についても同様である。
このようにして、アナログサンプル値が抵抗回
路RCのどの抵抗間の電圧にあるかをいわゆるバ
イナリサーチ法で決定する方法をとると、ｎビツ
トの分解能を得るには、２n個抵抗からなる抵抗
回路RCと前記の抵抗を選択するためのデコーダ
２と（２n+1−１）個のMOSFETスイツチが必要
となる。これは、AD変換器の分解能を１ビツト
増加させるためには、約２倍の素子数を必要とす
ることになる。言い換えると集積回路により構成
すると約２倍のチツプ面積を必要とする。したが
つて、このような方法によりAD変換器の分解能
を高めてゆくには限界がある。
路RCのどの抵抗間の電圧にあるかをいわゆるバ
イナリサーチ法で決定する方法をとると、ｎビツ
トの分解能を得るには、２n個抵抗からなる抵抗
回路RCと前記の抵抗を選択するためのデコーダ
２と（２n+1−１）個のMOSFETスイツチが必要
となる。これは、AD変換器の分解能を１ビツト
増加させるためには、約２倍の素子数を必要とす
ることになる。言い換えると集積回路により構成
すると約２倍のチツプ面積を必要とする。したが
つて、このような方法によりAD変換器の分解能
を高めてゆくには限界がある。
本発明は少ない素子数または小さいチツプ面積
により高い分解能を得るAD変換器を提供するこ
とを目的とする。
により高い分解能を得るAD変換器を提供するこ
とを目的とする。
本発明は比較の手順を変更することにより、必
要な素子数、特にバイナリサーチのためのスイツ
チ素子を少なくするものである。
要な素子数、特にバイナリサーチのためのスイツ
チ素子を少なくするものである。
本発明は、基準電圧を２n分の１の各電圧に分
圧するｎ＋２個の抵抗を含むはしご形抵抗回路
と、この各電圧を比較器に印加するｎ＋１個の
MOSトランジスタスイツチと、この各電圧とア
ナログサンプル値とを比較するためおよびアナロ
グサンプル値より前記各電圧を加減算するための
ｎ個のコンデンサと、このコンデンサを初期設定
するためのｎ＋１個のMOSトランジスタスイツ
チと、アナログ入力をサンプリングするための１
個のMOSトランジスタスイツチと、このアナロ
グサンプリング値を保持するコンデンサと、自己
バイアス用のフイードバツクMOSトランジスタ
スイツチを含む増幅器とを備え、アナログサンプ
ル値より逐次比較基準電圧を減算しながらAD変
換を行うことを特徴とする。
圧するｎ＋２個の抵抗を含むはしご形抵抗回路
と、この各電圧を比較器に印加するｎ＋１個の
MOSトランジスタスイツチと、この各電圧とア
ナログサンプル値とを比較するためおよびアナロ
グサンプル値より前記各電圧を加減算するための
ｎ個のコンデンサと、このコンデンサを初期設定
するためのｎ＋１個のMOSトランジスタスイツ
チと、アナログ入力をサンプリングするための１
個のMOSトランジスタスイツチと、このアナロ
グサンプリング値を保持するコンデンサと、自己
バイアス用のフイードバツクMOSトランジスタ
スイツチを含む増幅器とを備え、アナログサンプ
ル値より逐次比較基準電圧を減算しながらAD変
換を行うことを特徴とする。
実施例図面を用いて詳しく説明する。
第２図は本発明実施例回路の構成図である。抵
抗回路RCは、基準電圧Ｖrefと接地との間に抵抗
値がそれぞれ ２n-1Ｒ、２n-2Ｒ、２n-3Ｒ、……2R、Ｒ なるｎ個の抵抗と、さらに抵抗値がＲ／２なる２
個の抵抗が直列に接続されて構成される。この直
列接続された抵抗の各接続点の電位は、ｎ個の
MOSFETスイツチT1〜Ｔoを介して取出される。
接地に最も近い２個のＲ／２なる抵抗の接続点の
電位は、MOSFETスイツチS2を介して取出され
る。
抗回路RCは、基準電圧Ｖrefと接地との間に抵抗
値がそれぞれ ２n-1Ｒ、２n-2Ｒ、２n-3Ｒ、……2R、Ｒ なるｎ個の抵抗と、さらに抵抗値がＲ／２なる２
個の抵抗が直列に接続されて構成される。この直
列接続された抵抗の各接続点の電位は、ｎ個の
MOSFETスイツチT1〜Ｔoを介して取出される。
接地に最も近い２個のＲ／２なる抵抗の接続点の
電位は、MOSFETスイツチS2を介して取出され
る。
これらの取出された電位は、それぞれ一端が接
地されたMOSFETスイツチA1〜Ａo+1に接続され
るとともに、コンデンサC1〜Ｃo+1を介して増幅
器AMPの入力に結合される。またｎ個の
MOSFETスイツチT1〜Ｔoのうち、最上位のスイ
ツチT1の出力は、MOSFETスイツチS1を介して
アナログ入力Ｖaに接続される。
地されたMOSFETスイツチA1〜Ａo+1に接続され
るとともに、コンデンサC1〜Ｃo+1を介して増幅
器AMPの入力に結合される。またｎ個の
MOSFETスイツチT1〜Ｔoのうち、最上位のスイ
ツチT1の出力は、MOSFETスイツチS1を介して
アナログ入力Ｖaに接続される。
MOSFETスイツチT1〜Ｔoの制御入力信号をそ
れぞれｎo-1〜a0とし、MOSFETスイツチA1〜Ａ
oの制御入力信号をそれぞれa′o-1〜a′0とし、スイ
ツチS1とＳoの制御入力信号をＳ、スイツチＡo+1
の制御入力信号をＸとして、これらの各制御入力
信号の時間関係を第３図のタイムチヤートに示
す。増幅器AMPの出力OUTに得られる比較結果
からデイジタル信号が作られるが、この回路は公
知であり、本発明に直接関係がないのでここでは
説明を省略する。
れぞれｎo-1〜a0とし、MOSFETスイツチA1〜Ａ
oの制御入力信号をそれぞれa′o-1〜a′0とし、スイ
ツチS1とＳoの制御入力信号をＳ、スイツチＡo+1
の制御入力信号をＸとして、これらの各制御入力
信号の時間関係を第３図のタイムチヤートに示
す。増幅器AMPの出力OUTに得られる比較結果
からデイジタル信号が作られるが、この回路は公
知であり、本発明に直接関係がないのでここでは
説明を省略する。
このように構成された回路の動作を説明する
と、スイツチS1によりアナログ入力電圧Ｖaをサ
ンプリングし、これをコンデンサC1に蓄えると
同時に、スイツチS2により １／２ｎ＋１Ｖref （ｎ＝８のとき１／５１２Ｖref） なる電圧が増幅器AMPの入力で加算される。こ
のときの増幅器AMPの入力のバイアス電圧をｖs
とすると、増幅器AMPの入力ゲートの電荷Ｑは Ｑ＝Ｃ｛（ｎ＋１）ｖs−（Ｖa＋１／２ｎ＋１Ｖref）
｝ となる。次いでスイツチT1が導通して、上記電
荷Ｑによる被比較電圧を １／２Ｖref との比較を行う。その結果被比較電圧が大きい場
合は、スイツチT1を導通状態のまま維持する。
被比較電圧が小さい場合には、スイツチT1を開
放して、スイツチA1を導通する。
と、スイツチS1によりアナログ入力電圧Ｖaをサ
ンプリングし、これをコンデンサC1に蓄えると
同時に、スイツチS2により １／２ｎ＋１Ｖref （ｎ＝８のとき１／５１２Ｖref） なる電圧が増幅器AMPの入力で加算される。こ
のときの増幅器AMPの入力のバイアス電圧をｖs
とすると、増幅器AMPの入力ゲートの電荷Ｑは Ｑ＝Ｃ｛（ｎ＋１）ｖs−（Ｖa＋１／２ｎ＋１Ｖref）
｝ となる。次いでスイツチT1が導通して、上記電
荷Ｑによる被比較電圧を １／２Ｖref との比較を行う。その結果被比較電圧が大きい場
合は、スイツチT1を導通状態のまま維持する。
被比較電圧が小さい場合には、スイツチT1を開
放して、スイツチA1を導通する。
いま、被比較電圧が大きい場合について考える
と、次にスイツチT2が導通して １／２２Ｖref が与えられ、増幅器AMPの入力回路の電圧が変
化する。この変化Δｖsは Δｖs＝１／ｎ＋１｛１／２２Ｖref−（Ｖa＋１／２Ｖr
ef ＋１／２ｎ＋１Ｖref）｝ である。同様にして比較が行われ、被比較電圧が
小さい場合にはスイツチT2を開放してスイツチ
A2を導通し、被比較電圧が大きい場合にはスイ
ツチT2を導通状態にしたまま、次のスイツチT3
の動作に移る。
と、次にスイツチT2が導通して １／２２Ｖref が与えられ、増幅器AMPの入力回路の電圧が変
化する。この変化Δｖsは Δｖs＝１／ｎ＋１｛１／２２Ｖref−（Ｖa＋１／２Ｖr
ef ＋１／２ｎ＋１Ｖref）｝ である。同様にして比較が行われ、被比較電圧が
小さい場合にはスイツチT2を開放してスイツチ
A2を導通し、被比較電圧が大きい場合にはスイ
ツチT2を導通状態にしたまま、次のスイツチT3
の動作に移る。
このようにして同様の操作がｎ回繰り返されて
AD変換が行われる。
AD変換が行われる。
すなわち、本発明の回路では：
はじめに、アナログサンプル値Ｖaに
１／２ｎ＋１Ｖref
の電圧の加算を行い、この電圧
Ｖa＋１／２ｎ＋１Ｖref
を基準比較電圧
１／２Ｖref
と比較する。この比較の結果
Ｖa＋１／２ｎ＋１Ｖref
の方が大きければ、この電圧から
１／２Ｖref
を減算して
Ｖa＋１／２ｎ＋１Ｖref−１／２Ｖref
を得て、これを次の被比較電圧とする。もし上記
比較の結果 Ｖa＋１／２ｎ＋１Ｖref の方が １／２Ｖref より小さいとすれば、被比較電圧 Ｖa＋１／２ｎ＋１Ｖref を維持する。
比較の結果 Ｖa＋１／２ｎ＋１Ｖref の方が １／２Ｖref より小さいとすれば、被比較電圧 Ｖa＋１／２ｎ＋１Ｖref を維持する。
これ以降同様に、
１／２ｎＶref
との比較を繰り返す毎に、その結果の大小によつ
て被比較電圧を減算するか否かを決定し、これを
ｎ回繰り返すことによつてAD変換が完了する。
て被比較電圧を減算するか否かを決定し、これを
ｎ回繰り返すことによつてAD変換が完了する。
このように被比較電圧を基準比較電圧と直接比
較するのではなく、被比較電圧の基準比較電圧を
加減算して比較を行う。
較するのではなく、被比較電圧の基準比較電圧を
加減算して比較を行う。
この回路によれば、抵抗回路RCは抵抗素子数
がｎ＋２個になる。また基準比較電圧を印加する
ためのMOSFETスイツチはｎ＋１個で、デコー
ダが不要になる。ところが、アナログサンプル値
との比較を行うため、および基準比較電圧を加減
算するために、ｎ個のコンデンサが必要となり、
さらにこのコンデンサの初期設定を行う
MOSFETスイツチがｎ＋１個必要になる。した
がつて、この回路の素子の総数は約4n個であ
る。
がｎ＋２個になる。また基準比較電圧を印加する
ためのMOSFETスイツチはｎ＋１個で、デコー
ダが不要になる。ところが、アナログサンプル値
との比較を行うため、および基準比較電圧を加減
算するために、ｎ個のコンデンサが必要となり、
さらにこのコンデンサの初期設定を行う
MOSFETスイツチがｎ＋１個必要になる。した
がつて、この回路の素子の総数は約4n個であ
る。
一方、従来例回路ではその素子総数は
約３×２n個
であり、本発明の回路の方がはるかに小さくなる
ことがわかる。
ことがわかる。
また、分解能を１ビツト増加する場合に、従来
例回路では前述のように約２倍の素子数の増加と
なるのに対して、本発明の回路では４個の素子を
増加すればよいので、分解能の増加によつて素子
数すなわち集積回路の面積の増大をもたらすこと
がない。
例回路では前述のように約２倍の素子数の増加と
なるのに対して、本発明の回路では４個の素子を
増加すればよいので、分解能の増加によつて素子
数すなわち集積回路の面積の増大をもたらすこと
がない。
以上述べたように、本発明によれば、少ない素
子数で、すなわち小さい集積回路上の面積で、分
解能の高いAD変換器を得ることができる。
子数で、すなわち小さい集積回路上の面積で、分
解能の高いAD変換器を得ることができる。
第１図は従来例回路の構成図。第２図は本発明
実施例回路の構成図。第３図は本発明実施例回路
の動作説明図。
実施例回路の構成図。第３図は本発明実施例回路
の動作説明図。
Claims (1)
- 【特許請求の範囲】 １ アナログ入力電圧より逐次基準比較電圧を加
減算しながらデジタル信号への変換を行うアナロ
グ・デジタル変換器において、 基準電圧Ｖrefをそれぞれ １／２、１／２２、１／２３、……、１／
２ｎ なる基準比較電圧として分圧する抵抗回路RC
と、 この基準比較電圧を取り出すｎ＋１個のMOS
トランジスタT1〜Ｔo，S2と、 自己バイアス用のフイードバツクMOSトラン
ジスタスイツチを含む一つの増幅器AMPと、 前記トランジスタスイツチにそれぞれ一端が接
続され前記増幅器の入力に他の一端が接続された
容量の等しいｎ＋１個のコンデンサC1〜Ｃo+1
と、 このコンデンサと接地または定電位点との間に
接続されこのコンデンサを初期設定するための
MOSトランジスタスイツチA1〜Ａo+1と、 前記ｎ＋１個のコンデンサのうちもつとも高い
基準比較電圧に接続された１個のコンデンサにア
ナログ入力電圧を与えるMOSトランジスタスイ
ツチS1と を備えたことを特徴とするアナログ・デジタル
変換器。 ただしｎはこの変換器のデジタル出力のビツト
数とする。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12025081A JPS5821923A (ja) | 1981-07-31 | 1981-07-31 | アナログ・デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12025081A JPS5821923A (ja) | 1981-07-31 | 1981-07-31 | アナログ・デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5821923A JPS5821923A (ja) | 1983-02-09 |
| JPS6239851B2 true JPS6239851B2 (ja) | 1987-08-25 |
Family
ID=14781544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12025081A Granted JPS5821923A (ja) | 1981-07-31 | 1981-07-31 | アナログ・デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821923A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH053230Y2 (ja) * | 1987-03-28 | 1993-01-26 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS649736A (en) * | 1987-07-02 | 1989-01-13 | Okamoto Ind Inc | Expansible composite sheet |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146732U (ja) * | 1979-04-09 | 1980-10-22 | ||
| JPS55165521U (ja) * | 1979-05-16 | 1980-11-28 |
-
1981
- 1981-07-31 JP JP12025081A patent/JPS5821923A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH053230Y2 (ja) * | 1987-03-28 | 1993-01-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5821923A (ja) | 1983-02-09 |
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