JPS5821923A - アナログ・デジタル変換器 - Google Patents
アナログ・デジタル変換器Info
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- JPS5821923A JPS5821923A JP12025081A JP12025081A JPS5821923A JP S5821923 A JPS5821923 A JP S5821923A JP 12025081 A JP12025081 A JP 12025081A JP 12025081 A JP12025081 A JP 12025081A JP S5821923 A JPS5821923 A JP S5821923A
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- Japan
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- voltage
- comparison
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はアナログ・デジタル変換器（以下ＡＤ変換器と
いう。）の改良に関するものである。特ＫＭＯＥＩＩＰ
ＫＴＫよって構成される逐次比較方式を用いるＡＤ変換
器の比較回路網に関するものである。
いう。）の改良に関するものである。特ＫＭＯＥＩＩＰ
ＫＴＫよって構成される逐次比較方式を用いるＡＤ変換
器の比較回路網に関するものである。
従来のこの種の変換器はその要部回路図の一例を第１図
に示すように、基準電圧ｖｒ＠ｆ よシ基準比較電圧を
発生する２ｎ個の直列接続された抵抗により構成された
抵抗回路Ｒｅと、各基準比較電圧を比較器に入力するた
めの（２”’ −１）個の輩０８ＦＩ〒スイッチと、こ
れを選択するデコーダＤＥＯと、アナログ入力をサンプ
リングするＭＯａＦ！テスイッチ日、と、前記アナログ
サンプル値を保持する容量Ｃ【と、自己バイアスを与え
るフィードバックＭＯＥＩＦＩＴをもつ増幅器ムＭＰと
を備えたものである。
に示すように、基準電圧ｖｒ＠ｆ よシ基準比較電圧を
発生する２ｎ個の直列接続された抵抗により構成された
抵抗回路Ｒｅと、各基準比較電圧を比較器に入力するた
めの（２”’ −１）個の輩０８ＦＩ〒スイッチと、こ
れを選択するデコーダＤＥＯと、アナログ入力をサンプ
リングするＭＯａＦ！テスイッチ日、と、前記アナログ
サンプル値を保持する容量Ｃ【と、自己バイアスを与え
るフィードバックＭＯＥＩＦＩＴをもつ増幅器ムＭＰと
を備えたものである。
この回路ではＭＯ８ＦＢ？スイッチＳ、が図外の回路か
ら与えられるサンプリングクロックＳによって導通され
ると、容量ＯＫにアナログ人力Ｖ、による電荷が蓄えら
れる。これと同時に、自己バイアス用ＭＯ８ＦＩＣＴヌ
イツチが導通し、増幅器ムＭＰにバイアス電圧を供給し
てアナログサンプル値を得る。次ＫＭ０８ＦＥＴスイッ
チが順次導通して、このアナログサンプル値と基準比較
電圧との比較をはじめ、まず最初に、基準比較電圧線７
ｖｒｅｆ ＊ ｒｅｆ の電圧が選択され、この比較結果により次に比較する基
準比較電圧が決定される。もしアナログサンプル値の方
が大きい場合には、次の基準比較電圧祉 τｖｒば＋２２ ｖｒｓｆ−１ｉ「ｖｒｅｆとなり、そ
の逆の場合は 工ｖ ’ｖ ２２ ｒｅｆ ７ ｒｅｆ となる。これをｎ回くり返すことＫよりＡＤ変換が完了
する。
ら与えられるサンプリングクロックＳによって導通され
ると、容量ＯＫにアナログ人力Ｖ、による電荷が蓄えら
れる。これと同時に、自己バイアス用ＭＯ８ＦＩＣＴヌ
イツチが導通し、増幅器ムＭＰにバイアス電圧を供給し
てアナログサンプル値を得る。次ＫＭ０８ＦＥＴスイッ
チが順次導通して、このアナログサンプル値と基準比較
電圧との比較をはじめ、まず最初に、基準比較電圧線７
ｖｒｅｆ ＊ ｒｅｆ の電圧が選択され、この比較結果により次に比較する基
準比較電圧が決定される。もしアナログサンプル値の方
が大きい場合には、次の基準比較電圧祉 τｖｒば＋２２ ｖｒｓｆ−１ｉ「ｖｒｅｆとなり、そ
の逆の場合は 工ｖ ’ｖ ２２ ｒｅｆ ７ ｒｅｆ となる。これをｎ回くり返すことＫよりＡＤ変換が完了
する。
ここで、増幅器ＡＭＰの出力ＯＵ−Ｔに接続される１例
えば比較レジスタ、このレジスタを制御するクロック信
号回路、比較の結果を判断して上記各スイッチに制御信
号を与えるための制御回路等については、公知であり、
また本発明に直接関係ないのでここでは図示を省略する
。これは次の実施例説明についても同様である。
えば比較レジスタ、このレジスタを制御するクロック信
号回路、比較の結果を判断して上記各スイッチに制御信
号を与えるための制御回路等については、公知であり、
また本発明に直接関係ないのでここでは図示を省略する
。これは次の実施例説明についても同様である。
このようにして、アナログサンプル値が抵抗回路ＲＯの
どの抵抗間の電圧にあるかをいわゆるバイナリサーチ法
で決定する方法をとると、ｎビットの分解能を得るＫは
、２ｎ個抵抗からなる抵抗回路ＲＯと前記の抵抗を選択
するためのデコーダ２と（２″１−１）個のＭＯ８ＦＥ
Ｔスイッチが必要となる。これは、ＡＤ変換器の分解能
を１ビツト増加させるために社、約２倍の素子数を必要
とするととＫなる。言い換えると集積回路により構成す
ると約２倍のチップ面積を必要とする。したがって、こ
のような方法によｊｌＡＤ変換器の分解能を高めてゆく
には限界がある。
どの抵抗間の電圧にあるかをいわゆるバイナリサーチ法
で決定する方法をとると、ｎビットの分解能を得るＫは
、２ｎ個抵抗からなる抵抗回路ＲＯと前記の抵抗を選択
するためのデコーダ２と（２″１−１）個のＭＯ８ＦＥ
Ｔスイッチが必要となる。これは、ＡＤ変換器の分解能
を１ビツト増加させるために社、約２倍の素子数を必要
とするととＫなる。言い換えると集積回路により構成す
ると約２倍のチップ面積を必要とする。したがって、こ
のような方法によｊｌＡＤ変換器の分解能を高めてゆく
には限界がある。
本発明は少ない素子数または小さいチップ面積により高
い分解能を得るＡＤ変換器を提供することを目的とする
。
い分解能を得るＡＤ変換器を提供することを目的とする
。
本発明は比較の手順を変更することＫより、必要な素子
数を少なくするものである。
数を少なくするものである。
本発明社、基準電圧を２ｎ分の１の各電圧に分圧するｎ
＋ ２個の抵抗を含むはしご形抵抗回路と、この各電
圧を比較器に印加するｎ ＋ １個のＭＯＳトランジス
タスイッチと、この各電圧とアナログサンプル値とを比
較するためシよびアナログサンプル値より前記各電圧を
加減算するためのｎ個のコンデンサと、このコンデンサ
を初期設定するためのｎ ＋ １個のＭＯＳトランジス
タスイッチと、アナログ入力をサンプリングするための
１個の麗０８）ランジスタスイッチと、このアナログサ
ンプリング値を保持するコンデンサと、自己バイアスＭ
ＯフィードバックＭＯ８）ランジスタスイッチを含む増
幅器とを備え、アナログサンプル値より逐次比較基準電
圧を減算しなからＡＤ変換を行うことを特徴とする。
＋ ２個の抵抗を含むはしご形抵抗回路と、この各電
圧を比較器に印加するｎ ＋ １個のＭＯＳトランジス
タスイッチと、この各電圧とアナログサンプル値とを比
較するためシよびアナログサンプル値より前記各電圧を
加減算するためのｎ個のコンデンサと、このコンデンサ
を初期設定するためのｎ ＋ １個のＭＯＳトランジス
タスイッチと、アナログ入力をサンプリングするための
１個の麗０８）ランジスタスイッチと、このアナログサ
ンプリング値を保持するコンデンサと、自己バイアスＭ
ＯフィードバックＭＯ８）ランジスタスイッチを含む増
幅器とを備え、アナログサンプル値より逐次比較基準電
圧を減算しなからＡＤ変換を行うことを特徴とする。
実施例図面を用いて詳しく説明する。
第２図は本発明実施例回路の構成図である。抵抗回路Ｒ
ｅは、基準電圧ｖｒｅｆと接地との間に抵抗値がそれぞ
れ ２”’Ｒ，２＝２Ｒ，２ｎ−ＳＲ１・・・・・・２Ｒ％
Ｒなるｎ個の抵抗と、さらに抵抗値がＲ／２なる２個の
抵抗が直列に接続されて構成される。この直列接続され
た抵抗の各接続点の電位は、ｎ個のＭＯ８Ｆ］！８テス
イッチＴ、〜Ｔｎを介して取出される。
ｅは、基準電圧ｖｒｅｆと接地との間に抵抗値がそれぞ
れ ２”’Ｒ，２＝２Ｒ，２ｎ−ＳＲ１・・・・・・２Ｒ％
Ｒなるｎ個の抵抗と、さらに抵抗値がＲ／２なる２個の
抵抗が直列に接続されて構成される。この直列接続され
た抵抗の各接続点の電位は、ｎ個のＭＯ８Ｆ］！８テス
イッチＴ、〜Ｔｎを介して取出される。
接地に最も近い２個のＲ／２なる抵抗の接続点の電位は
、ＭＯ８ＦＫＴスイッチＳ２を介して取出される。
、ＭＯ８ＦＫＴスイッチＳ２を介して取出される。
これらの取出された電位は、それぞれ一端が接地された
ＭＯ８Ｆ］！ｉＴスイッチム、〜ムｎ＋Ｉ Ｋｍ続さ
れるとともに、コンデンサ０１〜Ｏｎ＋１を介して増幅
器ＡＭＰの入力に結合される。またｎ個のＭＯ８ＦＫ丁
スイッチＴ１〜〒ｎのうち、最上位のスイッチ〒１の出
力は、ＭＯ８Ｆｍ丁スイッチ８．を介してアナログ人力
Ｖ、 Ｋ接続される。
ＭＯ８Ｆ］！ｉＴスイッチム、〜ムｎ＋Ｉ Ｋｍ続さ
れるとともに、コンデンサ０１〜Ｏｎ＋１を介して増幅
器ＡＭＰの入力に結合される。またｎ個のＭＯ８ＦＫ丁
スイッチＴ１〜〒ｎのうち、最上位のスイッチ〒１の出
力は、ＭＯ８Ｆｍ丁スイッチ８．を介してアナログ人力
Ｖ、 Ｋ接続される。
ＭＯ８１ＦＫテスイッチ〒、〜テ。の制御入力信号をそ
れぞれ’ｎ−１〜ｌＬ６とし、ＭＯ８１ＦＲ丁スイッチ
ム１〜ム０の制御入力信号をそれぞれ帖−１〜＆６とし
、スイッチ日、と８ｎの制御入力信号を８．スイッチム
ｎ＋１ の制御入力信号をＸとして、これらの各制御
入力信号の時間関係を第３図のターイムチャートに示す
、増幅器ムＭアの出力０ＵＴＫ得られる比較結果からデ
ィジタル信号が作られるが、この回路は公知であり、本
発明に直接関係がないのでここでは説明を省略する。
れぞれ’ｎ−１〜ｌＬ６とし、ＭＯ８１ＦＲ丁スイッチ
ム１〜ム０の制御入力信号をそれぞれ帖−１〜＆６とし
、スイッチ日、と８ｎの制御入力信号を８．スイッチム
ｎ＋１ の制御入力信号をＸとして、これらの各制御
入力信号の時間関係を第３図のターイムチャートに示す
、増幅器ムＭアの出力０ＵＴＫ得られる比較結果からデ
ィジタル信号が作られるが、この回路は公知であり、本
発明に直接関係がないのでここでは説明を省略する。
このように構成された回路の動作を説明すると、スイッ
チ８．によりアナログ入力電圧ｖａをサンプリングし、
これをコンデンサＣ４に蓄えると同時に、スイッチＢ、
Ｋより すｖｒｅｆ （ｎ＝８ ）と”＃％＠ｆ ）なる
電圧が増幅器ムＭＰの入力で加算される。このときの増
幅器ムＭＰの入力のバイアス電圧をマロとすると、増幅
器ムＭＰの入力ゲートの電荷ＱはＣ４，＝Ｏ（（ｎ−Ｈ
）マ＠ （ｖＬ＋７ ’ｒｅｆ ） ）となる。次い
でスイッチ〒、が導通して、上記電荷ＱＫよる被比較電
圧を ｚ ｖｒｅｆ との比較を行う。その結果被比較電圧が大きい場合は、
スイッチＴ、を導通状態のまま維持する。被比較電圧が
小さい場合には、−スイッチＴ、を開放して、スイッチ
ム１を導通する。
チ８．によりアナログ入力電圧ｖａをサンプリングし、
これをコンデンサＣ４に蓄えると同時に、スイッチＢ、
Ｋより すｖｒｅｆ （ｎ＝８ ）と”＃％＠ｆ ）なる
電圧が増幅器ムＭＰの入力で加算される。このときの増
幅器ムＭＰの入力のバイアス電圧をマロとすると、増幅
器ムＭＰの入力ゲートの電荷ＱはＣ４，＝Ｏ（（ｎ−Ｈ
）マ＠ （ｖＬ＋７ ’ｒｅｆ ） ）となる。次い
でスイッチ〒、が導通して、上記電荷ＱＫよる被比較電
圧を ｚ ｖｒｅｆ との比較を行う。その結果被比較電圧が大きい場合は、
スイッチＴ、を導通状態のまま維持する。被比較電圧が
小さい場合には、−スイッチＴ、を開放して、スイッチ
ム１を導通する。
いま、被比較電圧が大きい場合について考えると、次に
スイッチ〒２が導通して ｒｅｆ が与えられ、増幅器ＡＭＰの入力回路の電圧が変化する
。仁の変位Δｖ８拡 １１ Δ’ａ （コｖｒｅｒ（ｖ！Ｌ＋−ｖｒ、ｆ＋
ｖｒｓｆ））ｎ＋１２ ２ ？ である。同様にして比較が行われ、被比較電圧が小さい
場合Ｋａスイッチ〒 を開放してスイッチム、を導通し
、被比較電圧が大きい場合にはスイッチテ、を導通状態
にしたまま、次のスイッチ〒３の動作に移る。
スイッチ〒２が導通して ｒｅｆ が与えられ、増幅器ＡＭＰの入力回路の電圧が変化する
。仁の変位Δｖ８拡 １１ Δ’ａ （コｖｒｅｒ（ｖ！Ｌ＋−ｖｒ、ｆ＋
ｖｒｓｆ））ｎ＋１２ ２ ？ である。同様にして比較が行われ、被比較電圧が小さい
場合Ｋａスイッチ〒 を開放してスイッチム、を導通し
、被比較電圧が大きい場合にはスイッチテ、を導通状態
にしたまま、次のスイッチ〒３の動作に移る。
このようにして同様の操作がｎ目縁９返されてＡＤ変換
が行われる。
が行われる。
すなわち、本発明の回路では：
はじめに、アナログサンプル値Ｖ。に
］ｖＴｖｒｅｆ
の電圧の加算を行い、この電圧
■Ａ” −ｂ「ｖｒｅｆ
を基準比較電圧
下ｖｒｅｆ
と比較する。この比較の結果
Ｖｐｌ ＋ ７ ｖｒｅｆ
の方が大きければ、この電圧から
了ｖｒｅｆ
を減算して
１
■ａ＋ −τ丁ｖｒａｆ ”ｒｅｆ２
を得て、これを次の被比較電圧とする。もし上記比較の
結果 ’ＩＩ！Ｌ＋ ｐ ｖｒｅｆ の芳が 了ｖｒｅｆ より小さいとすれば、被比較電圧 ｖａ ＋ −１汗「ｖｒ ｅ ｆ を維持する。
結果 ’ＩＩ！Ｌ＋ ｐ ｖｒｅｆ の芳が 了ｖｒｅｆ より小さいとすれば、被比較電圧 ｖａ ＋ −１汗「ｖｒ ｅ ｆ を維持する。
これ以降同様Ｋ。
Ｔｖｒｅｆ
との比較を繰り返す毎に、その結果の大小によって被比
較電圧を減算するか否かを決定し、これをｎ回繰り返す
ことによってＡＤ変換が完了する。
較電圧を減算するか否かを決定し、これをｎ回繰り返す
ことによってＡＤ変換が完了する。
このように被比較電圧を基準比較電圧と直接比較する′
のではなく、被比較電圧に基準比較電圧を加減算して比
較を行う。
のではなく、被比較電圧に基準比較電圧を加減算して比
較を行う。
この回路によれば、抵抗回路Ｒｅは抵抗素子数がｎ −
）−２個になる。また基準比較電圧を印加するためのＭ
Ｏ８ＰＩ？スイッチはｎ＋１個で、デコーダが不要にな
る。ところが、アナログサンプル値との比較を行うため
、および基準比較電圧を加減算するために、ｎ個のコン
デンサが必要とな抄、さらにこのコンデンサの初期設定
を行うＭＯ８ＦＫ？スイッチがｎ−１−１個必要になる
。したがって、この−−回路の素子の総数は約４ｎ個で
ある。
）−２個になる。また基準比較電圧を印加するためのＭ
Ｏ８ＰＩ？スイッチはｎ＋１個で、デコーダが不要にな
る。ところが、アナログサンプル値との比較を行うため
、および基準比較電圧を加減算するために、ｎ個のコン
デンサが必要とな抄、さらにこのコンデンサの初期設定
を行うＭＯ８ＦＫ？スイッチがｎ−１−１個必要になる
。したがって、この−−回路の素子の総数は約４ｎ個で
ある。
一方、従来例回路ではその素子総数は
約３×２ｎ個
であり、本発明の回路の方がはるかに小さくなることが
わかる。
わかる。
また、分解能を１ビツト増加する場合に、従来例回路で
は前述のように約２倍の素子数の増加となるのに対して
、本発明の回路では４個の素子を増加すればよいので、
分解能の増加によって素子数すなわち集積回路の面積の
増大をもたらすことがない。
は前述のように約２倍の素子数の増加となるのに対して
、本発明の回路では４個の素子を増加すればよいので、
分解能の増加によって素子数すなわち集積回路の面積の
増大をもたらすことがない。
以上述べたように、本発明によれば、少ない素子数で、
すなわち小さい集積回路上の面積で、分解能の高いムＤ
変換器を得ることができる。
すなわち小さい集積回路上の面積で、分解能の高いムＤ
変換器を得ることができる。
第１図は従来例回路の構成図。
第２図は本発明実施例回路の構成図。
第３図は本発明実施例回路の動作説明図。
特許出願人 日本電気株式会社
代理人 弁理子弁 出 直孝
晃 ２−口
Claims (1)
- （１） 基準電圧（ｖｒｅｆ）をそれぞれなる基準比
較電圧として分圧する抵抗回路と、この基準比較電圧を
とり出すｎ−）−１個のＭ０８トランジスタスイッチと
、自己バイアス用のフィードバックＭ０８トランジスタ
スイッチを含む増幅器と、前記トランジスタスイッチに
それぞれ一端が接続され前記増幅器の入力に他の一端が
接続された容量の等しいｎ＋１備のコンデンサと、この
コンデンサと接地または定電位点との間に接続されこの
コンデンサを初期設定するためのＭＯＳ）ランジスタス
イツチと、前記ｎ＋１個のコンデンサのうち最も高い基
準比較電圧に接続された１個のコンデンサにアナログ入
力電圧を与えるＭＯｓトランジスタスイッチとを備え、
アナログ入力電圧より逐次基準比較電圧を加減算しなが
らデジタル信号への変換を行うことを特徴とするアナロ
グ・デジタル変換器。 ただしｎｉｌこの変換器のデジタル出力のビット数とす
る。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12025081A JPS5821923A (ja) | 1981-07-31 | 1981-07-31 | アナログ・デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12025081A JPS5821923A (ja) | 1981-07-31 | 1981-07-31 | アナログ・デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5821923A true JPS5821923A (ja) | 1983-02-09 |
| JPS6239851B2 JPS6239851B2 (ja) | 1987-08-25 |
Family
ID=14781544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12025081A Granted JPS5821923A (ja) | 1981-07-31 | 1981-07-31 | アナログ・デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821923A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS649736A (en) * | 1987-07-02 | 1989-01-13 | Okamoto Ind Inc | Expansible composite sheet |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH053230Y2 (ja) * | 1987-03-28 | 1993-01-26 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146732U (ja) * | 1979-04-09 | 1980-10-22 | ||
| JPS55165521U (ja) * | 1979-05-16 | 1980-11-28 |
-
1981
- 1981-07-31 JP JP12025081A patent/JPS5821923A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146732U (ja) * | 1979-04-09 | 1980-10-22 | ||
| JPS55165521U (ja) * | 1979-05-16 | 1980-11-28 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS649736A (en) * | 1987-07-02 | 1989-01-13 | Okamoto Ind Inc | Expansible composite sheet |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6239851B2 (ja) | 1987-08-25 |
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