JP2008502264A - アナログ信号をマルチビットデジタル出力信号に周期的に変換する方法及びその方法を実施するための変換器 - Google Patents

Abstract

サンプラキャパシタンス及び積分キャパシタンスを用いてアナログ信号を周期的にＡＤ変換するための方法及び装置であって、上記キャパシタンスの比率によって乗じられる差分信号をアナログ信号及び基準信号から生成するステップと、上記差分信号からデジタルビットを得るステップと、上記比率によって乗じられる差分信号を２倍にするステップと、上記比率により乗じられた基準信号により上記２倍にされた信号をシフトするステップと、次のサイクルのために、シフトされた信号を、上記比率により乗じられた差分信号として使用するステップとを含む方法及び装置。

Description

本発明は、サンプラキャパシタンス（Ｃ_１）及び積分キャパシタンス（Ｃ_２）を用いてアナログ入力信号（Ｖ_ｉｎ）をデジタル出力信号に周期的に変換するための方法に関する。

そのようなＡＤ変換器は、例えば米国特許第５，１０７，２６６号（特許文献１）から知られている。サイクリックＡＤ変換器は、それを半導体チップ上に集積するために小さいチップ領域だけで足りるが、現代の技術では比較的高速で変換を行うことができるため、一般的に普及してきている。しかしながら、オペアアンプ、集積キャパシタ及びＭＯＳＴスイッチが使用されるため、そのようなサイクリックＡＤ変換器に伴う問題には、キャパシタミスマッチ（ｃａｐａｃｉｔｏｒ ｍｉｓｍａｔｃｈ）、オペアンプ及びコンパレータの入力オフセット電圧、クロックフィードスルー（ｃｌｏｃｋ ｆｅｅｄ−ｔｈｒｏｕｇｈ）、チャンネル電荷注入、スイッチの漏れ電流がある。オペアンプ及びコンパレータの入力オフセット電圧は、わずかな量の受動素子のみを必要とするいわゆるオートゼロ技術によって解消され得る。チャンネル電荷注入及び漏れ電流は、過剰な電荷の総てが出力においてキャンセルされる共通モード信号となる完全差動構造を使用することにより解決され得る。クロックフィードスルーは、クロックパルスをパルス間のわずかな差に関して調整することにより解消され得る。残る問題は、サンプラキャパシタ及び積分キャパシタが十分に等しくないという事実により、並びに、寄生容量がこれらの二つのキャパシタンスに対して異なる影響を与えるために、デジタル出力信号に発生するキャパシタミスマッチの乱れ効果である。
米国特許第５，１０７，２６６号公報 米国特許第５，０２７，１１６号公報

前述の米国特許は、その主な意図として、オペアンプのオフセット電圧をキャンセルしなければならないが、キャパシタミスマッチを解決しない。これに鑑みて、本発明の目的は、サイクリックＡＤ変換器におけるキャパシタミスマッチの影響を実質的に最小限に抑制することである。

本発明に係る方法は、従って、アナログ信号（Ｖ_ｉ）と基準信号（Ｖ_ｒ）との差にキャパシタンスの比率（Ｃ_１／Ｃ_２）を乗じることにより差分信号を生成するステップと、上記差分信号から少なくとも一つのデジタルビット（Ｄ）を得るステップと、上記差分信号をほぼ２倍にするステップと、上記比率により乗じられた上記基準信号により上記２倍にされた差分信号をシフトするステップと、次のサイクルのために、シフトされた上記信号を、上記比率により乗じられた差分信号として使用するステップと、を含むことを特徴とする。

上述のステップは必ずしも与えられた順序で実行する必要がないことは認識されるべきである。例えば、乗法演算の前にシフト演算を実行することもできる。

本発明に係る方法の好適な実施の形態は、上記デジタル出力信号は、コンパレータ（Ｑ）に接続されたオペアンプ出力を有するオペアンプ（Ａ）と、サンプラキャパシタ（Ｃ_１）と、積分キャパシタ（Ｃ_２）と、変換を行うように配置されて制御されるスイッチ手段（Ｓ_０．．．．Ｓ_８）とによって生成されるマルチビットデジタルワードであり、
オペアンプ出力（Ｏ）において一つ以上のクロック位相からなる第１の位相群の間に差分信号を生成し、
一つ以上のクロック位相からなる第２の位相群の間に少なくとも一つのデジタルビット（Ｄ）を得て、デジタルワードを構成するとともに、上記キャパシタンス比率により乗じられた上記差分信号を上記オペアンプ出力（Ｏ）において供給し、
一つ以上のクロック位相からなる第３の位相群の間に、上記キャパシタンス比率により乗じられた上記アナログ差分信号のほぼ２倍である２倍にされた差分信号を、上記オペアンプ出力（Ｏ）において生成することにより、上記差分信号をほぼ２倍にし、
一つ以上のクロック位相からなる第４の位相群の間に、上記キャパシタンス比率により乗じられたビット依存基準信号によりシフトされた前の位相群によって供給されるオペアンプ出力信号であるシフトされたアナログ信号を、上記オペアンプ出力において生成することにより、上記２倍にされた差分信号をシフトし、
上記シフトされた信号を、次のサイクルの第２の位相群のための差分信号として使用する、
ことを特徴とする方法である。

上述した位相群は必ずしも与えられた順序で実行する必要がないことは認識されるべきである。例えば、第３の位相群の乗法演算の前に第４の位相群のシフト演算を実行することもできる。

実際には、キャパシタンス比率は、例えばキャパシタの製造中の許容誤差に起因して、それらの理想値又は公称値とは異なっている。本発明は、上記各アナログ信号が上記キャパシタンス比率に比例する場合には各位相群により次の位相群へ供給される信号がキャパシタンス比率により“汚染される（悪影響を受ける）”可能性があるという洞察に基づいている。これは、汚染された（悪影響を受けた）アナログ信号が汚染されていない（悪影響を受けていない）アナログ信号に対して加えられることにより、キャパシタンス比率によって深刻に汚染され得る（悪影響を受け得る）ビット生成が１に等しくなくなるという結果になる前述した従来の技術とは異なる。

多くの用途において、１ビットのデジタル出力信号は、サイクリックＡＤ変換器の１サイクルで生成される。そして、第２の位相群の間に、アナログ差分信号の極性によってビット値が決定される。例えば、アナログ差分信号がプラスのときにはビットが“ハイ（ｈｉｇｈ）”となり、アナログ差分信号がマイナスのときにはビットが“ロー（ｌｏｗ）”となる。この決定基準は、差分信号がキャパシタンス比率により乗じられるという事実によっては影響されない。しかしながら、差分信号とゼロでない所定の基準値とを比較することが望ましい場合には、オペアンプの出力信号がコンパレータに印加される前に当該出力信号からキャパシタンス比率を除去することが重要であり、従って、本発明に係る方法は、第２の位相群の間に上記積分キャパシタの電荷を上記サンプラキャパシタへ移動させ、上記サンプラキャパシタの両端間の電圧からデジタルワードを構成するための上記少なくとも一つのビットを生成し、その後に上記サンプラキャパシタの電荷を元の上記積分キャパシタへ移動させることを特徴とする。

第３の位相群の間におけるファクタ（係数、因子、因数）２との乗算は、オペアンプを用いて積分キャパシタの両端間の電圧をサンプラキャパシタへコピーし、その後、再びオペアンプを用いてサンプラキャパシタの電荷を積分キャパシタへ移動させることにより行われてもよい。このようにすると、二つのキャパシタのキャパシタンスが全く等しくなる場合に、積分キャパシタの両端間の電圧及びオペアンプ出力電圧だけが正確に２倍にされる。従って、キャパシタンスが十分に等しくない場合、増倍率（乗算ファクタ）が汚染され（悪影響を受け）、その結果、次のサイクルの第２の位相群の間におけるビット生成が汚染される（悪影響を受ける）。

これらのキャパシタンス間の差が十分に小さくない場合において、本発明に係る方法が、較正電圧を用いて上記サンプラキャパシタを充電するステップと、上記サンプラキャパシタの電荷を上記積分キャパシタへ移動させるステップと、上記積分キャパシタの両端間の電圧を上記較正電圧と比較するステップと、上記比較結果が１よりも大きい場合にはトリミングキャパシタンスをサンプラキャパシタンスに対して加えるとともに上記比較結果が１よりも小さい場合にはトリミングキャパシタンスを上記積分キャパシタンスに対して加えるステップと、を含む反復較正プロセスを特徴とするならば、それらのキャパシタンスのマッチングを改善することができる。尚、サイクリックＡＤ変換器におけるキャパシタンスの均等性を改善するためにトリミングキャパシタを使用すること自体は、米国特許第５，０２７，１１６号（特許文献２）から知られていることは留意され得る。

増倍率をより正確に２に等しくするための代替的な方法は、上記オペアンプ出力電圧を第１及び第２の蓄電キャパシタに蓄えるステップと、上記第１及び第２の蓄電キャパシタを上記オペアンプの入力と直列に接続するとともに、上記積分キャパシタを上記オペアンプの出力に接続することにより、上記第１及び第２の蓄電キャパシタの電圧を上記積分キャパシタに加えるステップと、その後に上記オペアンプの反転入力と出力との間に上記積分キャパシタを接続するステップと、を含む第３の位相群を特徴とする。蓄電キャパシタのうちの一方がオペアンプの入力リードのうちの一つにおいて接続されてもよく、また、他方の蓄電キャパシタが他の入力リードにおいて接続されてもよい。又は、両方の蓄電キャパシタが入力リードのうちの一つにおいて直列接続されてもよい。尚、サンプラキャパシタ及び積分キャパシタが例えば１ｐＦの比較的大きいポリシリコン又は金属キャパシタであるのに対し、蓄電キャパシタは、チップ領域をあまり占有しない、例えば０．１ｐＦの小さいＭＯＳ（ゲート酸化膜）キャパシタであるものとするとよい。蓄電キャパシタのうちの一つとしてサンプラキャパシタンスが都合良く使用されてもよい。これは、そうしなければこの位相群の間に亘ってサンプラキャパシタが使用されないからであり、余分なキャパシタ及びいくつかのスイッチが省かれるからである。

また、本発明は、添付の請求項のうちの一つ以上に係る方法を特に実行するようになっているサイクリックスイッチキャパシタＡＤ変換器を対象としている。

以下、添付図面を参照しながら本発明について説明する。

図１のサイクリックスイッチキャパシタＡＤ変換器は、アナログ入力信号Ｖｉのための入力端子Ｉと、Ｖｉの最小値と最大値との間の範囲の中間にある基準電圧Ｖｒのための入力端子Ｒと、サンプラキャパシタＣ_１と、積分キャパシタＣ_２と、オペアンプ出力端子Ｏを有する演算増幅器（オペアンプ）Ａと、その入力がオペアンプの出力に接続されたコンパレータＱとを備えている。変換器は、複数のスイッチＳ_０．．．．Ｓ_８を更に備えている。スイッチＳ_０は、キャパシタ２をブリッジ（橋絡）する。スイッチＳ_１，Ｓ_２は、それぞれ入力端子Ｉ，ＲをキャパシタＣ_１の左側プレートに対して接続し、スイッチＳ_３，Ｓ_８は、それぞれＣ_１の左側プレートをグランド及びオペアンプ出力Ｏに対して接続し、スイッチＳ_４，Ｓ_５は、それぞれＣ_１の右側プレートをグランド及びオペアンプＡの反転入力に対して接続し、スイッチＳ_６，Ｓ_７は、それぞれ積分キャパシタＣ_２の右側プレートをグランド及びオペアンプ出力Ｏに対して接続する。オペアンプの反転入力は、キャパシタＣ_２の左側プレートに接続されており、オペアンプの非反転入力は、グランドに接続されている。変換器は、一つのクロックパルス入力ＣＬと一つの開始パルス入力Ｓｔと９個のスイッチＳ_０．．．．Ｓ_８の開閉位相を制御するための９個のパルス出力とを有するクロックパルス制御パルス発生器Ｐ_１を更に含んでいる。

図２ａ，図２ｂを参照しながら、様々なクロック位相の間の変換器の接続形態を示す図１の変換器の動作について説明する。（１）及び（２）で示されるクロック位相は、共に差分信号を生成するための第１の位相群を形成し、クロック位相（３）は、単独でデジタルビットＤを生成するための第２の位相群を構成し、クロック位相（４）及び（５）は、差分信号とファクタ（係数、因子、因数）２との乗算を行う第３の位相群を形成し、クロック位相（６）及び（７）（図２ｂ参照）は、乗算された差分信号のビット依存シフトのための第４の位相群を形成している。

クロック位相（７）において生成された信号は、クロック位相（３）から始まる次のサイクルのための入力信号として使用される。従って、各サイクルはクロック位相（３）乃至（７）からなり、一方、クロック位相（１）及び（２）は、サイクルから外れるとともに、第１のサイクルに入るための差分信号の生成を担う。第１のサイクルの実行中にデジタル出力の最上位ビットが生成され、更なる各サイクルの間に、より小さい下位ビットがそれぞれ生成される。デジタルワードは、変換器の出力においてシリアル形式で利用することができ、シリアル−パラレル変換器（図示せず）においてパラレルデジタルワードへ変換されてもよい。

（１） 第１のクロック位相の間は、スイッチＳ_０，Ｓ_１，Ｓ_４が閉じられるとともに、他のスイッチが開かれる。入力電圧Ｖｉは、スイッチＳ_１，Ｓ_４を介してサンプラキャパシタＣ_１を充電し、また、積分キャパシタ２の両端間の電圧がスイッチＳ_０を介してゼロにリセットされる。
（２） 第２の位相の間は、スイッチＳ_２，Ｓ_５，Ｓ_７が閉じられるとともに、他の総てのスイッチが開かれる。積分キャパシタＣ_２を介したフィードバックにより、オペアンプの反転入力は仮想グランドにある。基準電圧ＶｒがＣ_１の左側プレートに対して印加され、それにより、Ｃ_１の電荷が（Ｖｉ−Ｖｒ）・Ｃ_１だけ変化する。電荷のこの変化がキャパシタＣ_２へシフト（移動）され、それにより、このキャパシタの両端間及びオペアンプ出力Ｏに電圧（Ｖｉ−Ｖｒ）・Ｃ_１／Ｃ_２が生成される。
（３） 第３の位相の間は、スイッチＳ_３，Ｓ_４，Ｓ_７が閉じられるとともに、他の総てのスイッチが開かれる。スイッチＳ_３，Ｓ_４を介してＣ_１の電荷がゼロにされる。オペアンプ出力は変わらない。このクロック位相は各サイクルの開始であるため、図２ａではＶｎ・Ｃ_１／Ｃ_２によりオペアンプ出力が参照される。この場合、添え字ｎは、実際に実行されたサイクルの数を示している。従って、第１のサイクルの間、第３の位相のオペアンプ出力電圧はＶｏ＝Ｖ_１・Ｃ_１／Ｃ_２であり、Ｖ_１＝（Ｖｉ−Ｖｒ）である。この信号は、第１のビットＤを生成するためにコンパレータＱに対して印加される。Ｖｉがその範囲の下半分にある場合、Ｖｉ−Ｖｒはマイナスであり、Ｄ＝ｌｏｗ（ロー）である。Ｖｉがその範囲の上半分にある場合、Ｖｉ−Ｖｒはプラスであり、Ｄ＝ｈｉｇｈ（ハイ）である。
（４） 第４の位相の間は、スイッチＳ_４，Ｓ_７，Ｓ_８が閉じられるとともに、他の総てのスイッチが開かれる。出力電圧Ｖｏは不変Ｖｏ＝Ｖｎ・Ｃ_１／Ｃ_２のままであるが、サンプラキャパシタＣ_１はオペアンプ出力を横切って効果的に接続され、このキャパシタはキャパシタＣ_２と同じ電圧を得る。
（５） 第５の位相の間は、スイッチＳ_３，Ｓ_５，Ｓ_７が閉じられるとともに、他の総てのスイッチが開かれる。キャパシタＣ_１は、グランドとオペアンプの反転入力の仮想グランドとの間に接続される。従って、このキャパシタはその電荷を失い、この電荷は積分キャパシタＣ_２へ移動される。その結果、このキャパシタの両端間の電圧及びオペアンプ出力電圧Ｖｏはほぼ２倍になり、Ｖｏ＝２Ｖｎ・Ｃ_１／Ｃ_２によって表される。ファクタ２には、このファクタがキャパシタンス比率Ｃ_１／Ｃ_２から独立していないことを示すために、アンダーラインが引かれている。これは、第４の位相の間にＣ_１に与えられた電圧Ｖｎ・Ｃ_１／Ｃ_２によりこのキャパシタの電荷がＶｎ・Ｃ^２ _１／Ｃ_２になり且つ第５の位相の間にこの電荷がＣ_２の電荷Ｖｎ・Ｃ_１に対して加えられえることにより最終的にキャパシタＣ_２の両端間及びオペアンプの出力に電圧Ｖｎ・（１＋Ｃ_１／Ｃ_２）・Ｃ_１／Ｃ_２が生じるという事実に起因するものである。初めに説明したように、ファクタＣ_１／Ｃ_２は次のビットの生成に影響を与えないが、乗算ファクタ（増倍率）中の項Ｃ_１／Ｃ_２はこの生成に対して悪影響を与える。実際に、このエラーは比較的小さいが、生成されるべきデジタルワードが１０ビット以上を有する場合には、このエラーが受け入れ難いほど高くなる。図３乃至図５に関連して、乗算ファクタ中のエラーを減少させる又は回避するための方法及び装置について開示する。
（６）及び（７） 第６及び第７のクロック位相の間に、閉じられるスイッチは、第３の位相の間に生成されるビットＤの値によって決まる。Ｄがローである場合、スイッチＳ_２，Ｓ_４，Ｓ_７が閉じられるとともに、他の総てのスイッチが開かれる。キャパシタＣ_２の両端間の電圧は不変のままであり、サンプラキャパシタＣ_１が基準電圧Ｖｒによって充電される。第７の位相が開始すると、スイッチＳ_２，Ｓ_４が開かれ、スイッチＳ_３，Ｓ_５が閉じられる。このとき、Ｃ_１の電荷がＣ_２へシフトし、それにより、Ｃ_２の両端間の電圧及びオペアンプ出力電圧がＶｒ・Ｃ_１／Ｃ_２だけ増大する。この電圧シフトがキャパシタ比率Ｃ_１／Ｃ_２に比例し、その結果として、出力電圧Ｖｏ＝（２Ｖｎ＋Ｖｒ）・Ｃ_１／Ｃ_２がこのキャパシタ比率に比例したままとなることが重要である。

第３のクロック位相の間に生成されるビットＤがハイである場合、第６の位相の間に閉じられるスイッチはＳ_３，Ｓ_４，Ｓ_７である。実際には、二つのキャパシタの両端間の電圧は、第５の位相の間に生成された電圧に対して変化しないが、第６の位相は、シーケンスをＤがローであるときのシーケンスと同期させた状態に維持するために必要である。第７の位相の間、スイッチＳ_２，Ｓ_５，Ｓ_７が閉じられるとともに、他の総てのスイッチが開かれる。ここで、キャパシタンスＣ１には電荷Ｖｒ・Ｃ_１が取り込まれ、この電荷は積分キャパシタＣ_２の電荷から差し引かれる。これにより、キャパシタＣ_２の両端間及びオペアンプ出力で電圧（２Ｖｎ−Ｖｒ）・Ｃ_１／Ｃ_２が得られる。

その後、第３の位相（３）から始まる次のビットの生成のためにシーケンスが繰り返され、これにより、Ｄに対するアナログ電圧Ｖ_ｎ＋１＝２Ｖｎ＋Ｖｒが低く、Ｄに対するＶ_ｎ＋１＝２Ｖｎ−Ｖｒが高くなる。

何等かの理由で、第２の位相群の間に、差分信号Ｖｎ・Ｃ_１／Ｃ_２とゼロではない比較値とを比較することによりビットを生成しなければならない場合、ファクタＣ_１／Ｃ_２がビットの生成を乱す。これは、位相（３）からなる第２の位相群を図３に示される三つのクロック位相（３ａ）、（３ｂ）及び（３ｃ）を有する位相群に取って代えることにより回避され得る。
（３ａ） 位相（３ａ）の間は、当初の位相（３）の場合と同様に、図１のスイッチＳ_３，Ｓ_４，Ｓ_７が閉じられるとともに、他の総てのスイッチが開かれる。違いは、位相（３ａ）においてオペアンプ出力信号がコンパレータＱで未だ比較されないという点である。キャパシタＣ_１が放電され、キャパシタＣ_２の電荷Ｖｎ・Ｃ_１が保持される。
（３ｂ） この位相の間は、スイッチＳ_５，Ｓ_６，Ｓ_８が閉じられるとともに、他の総てのスイッチが開かれる。キャパシタＣ_２の電荷Ｖｎ・Ｃ_１がＣ_１へ移動され、その結果、Ｃ_１の両端間の電圧及びオペアンプ出力電圧ＶｏがＶｎに等しくなる、即ち、この電圧は、キャパシタンス比率Ｃ_１／Ｃ_２によって悪影響を受けず（汚染されず）、従って、コンパレータＱにおいて任意の適切な基準電圧Ｖｃと比較することができる。
（３ｃ） スイッチＳ_３，Ｓ_５，Ｓ_７が閉じられるとともに他の総てのスイッチが開かれるこの位相は、位相（３ａ）の状況を回復させるのに役立つ。キャパシタＣ_１の電荷がキャパシタＣ_２へと再び移動され、オペアンプの出力電圧が再びＶｎ・Ｃ_１になる。

図１乃至図３に関して先に開示された方法を用いると、キャパシタミスマッチへのビットの依存性が従来に対して約７５％だけ実質的に低減されるが、悪影響を受けた（汚染された）乗算ファクタ２に起因する残りのミスマッチ依存性が実際に非常に高くなる場合がある。図４は、サンプラキャパシタＣ_１と積分キャパシタＣ_２との間の格差を減少させるトリミングプロセスによってミスマッチ問題を更に減少させるための方法を開示している。このトリミングプロセスは、例えば変換の開始時に又は変換中に一定の間隔をもって実行されてもよい。

トリミングプロセスの第１の位相（Ｔ_１）の間は、図１のスイッチＳ_０，Ｓ_２，Ｓ_４が閉じられるとともに、他の総てのスイッチが開かれる。基準電圧Ｖｒによりサンプラキャパシタが充電されると同時に、積分キャパシタＣ_２が放電される。尚、トリミングプロセスのために基準電圧Ｖｒではなく任意の他の適当な定電圧が使用されてもよい。

第２の位相（Ｔ_２）の間は、図１のスイッチＳ_３，Ｓ_５，Ｓ_７が閉じられるとともに、他の総てのスイッチが開かれる。これにより、キャパシタＣ_１の電荷Ｖｒ・Ｃ_１がキャパシタＣ_２へと移動され、それにより、このキャパシタの両端間及びオペアンプ出力に電圧Ｖｒ・Ｃ_１／Ｃ_２が生じる。

第３の位相（Ｔ_３）の間は、このオペアンプ出力電圧がコンパレータＱに印加され、このコンパレータＱにおいてこの電圧が基準電圧Ｖｒと比較される。コンパレータは、オペアンプ出力電圧がＶｒよりも高い時即ちＣ_１のキャパシタンスがＣ_２のキャパシタンスよりも大きいときにハイとなり且つＣ_１のキャパシタンスがＣ_２のキャパシタンスよりも低い時にローとなるビットＢを供給する。ビットＢは、トリミングプロセスの第４の位相（Ｔ_４）で図４に示される対応するスイッチを制御するためのパルスＬ_１，Ｈ_１，Ｋ_２，Ｋ_３を発生させるパルス発生器Ｐ_３に対して印加される。

図４において、この第４の位相の接続形態は、二つのキャパシタＣ_１，Ｃ_２と、キャパシタＣ_１と並列にトリマーキャパシタＣ_ｐ１を接続するための二つのスイッチＬ_１と、キャパシタＣ_２と並列にトリマーキャパシタＣ_ｐ１を接続するスイッチＨ_１とを示している。スイッチＫ_２は、第１のトリマーキャパシタＣ_ｐ１と並列に第２のトリマーキャパシタＣ_ｐ２を接続するために設けられており、スイッチＫ_３は、第２のトリマーキャパシタＣ_ｐ２と並列な第３のトリマーキャパシタＣ_ｐ３の接続を担う。

動作時、Ｃ_１のキャパシタンスがＣ_２のキャパシタンスよりも低いと、ビットＢはローであり、これにより、パルス発生器が二つのスイッチＬ_１を閉じる。トリマーキャパシタＣ_ｐ１がキャパシタＣ_１と並列に接続され、それにより、キャパシタンス比率Ｃ_１／Ｃ_２が高くなる。新たなトリミングサイクルが開始し、キャパシタンス比率Ｃ_１／Ｃ_２が依然として非常に低い場合には、パルス発生器Ｐ_３がスイッチＫ_２のためのパルスを発生させ、これにより、第２のトリマーキャパシタもＣ_１と並列に接続される。再び新たなサイクルが開始し、ここで比率Ｃ_１／Ｃ_２が１よりも高い場合には、パルス発生器Ｐ_３により更なるパルスが供給されず、トリミングプロセスが停止される。一方、比率が依然として１よりも低い場合には、スイッチＫ_３のためのパルスが発生され、トリミングキャパシタＣ_ｐ３がＣ_１，Ｃ_ｐ１，Ｃ_ｐ２と並列に接続される。第１のサイクルの間に比率Ｃ_１／Ｃ_２が１よりも高い場合には、スイッチＬ_１の代わりにスイッチＨ_１が閉じられ、同じ手順によりキャパシタンスＣ_２が増大する。

実際には、トリミングキャパシタＣ_ｐ１，Ｃ_ｐ２，Ｃ_ｐ３は、Ｃ_１，Ｃ_２のキャパシタタンスの約１％の値を有していてもよい。必要に応じて、トリミングキャパシタの数を増大することによりトリミング範囲が増大されてもよく、また、勿論、較正プロセスにおいて更なる繰り返しを犠牲にして各トリミングキャパシタのキャパシタンス値を減少させることによりトリミングプロセスの分解能が増大されてもよい。

図１のサイクリックＡＤ変換器における乗算ファクタに対するキャパシタミスマッチの影響を減少させるための他の方法について、図５及び図６を参照して説明する。図１の変換器の素子に対応する図５の素子には同じ参照符号が付されている。図５のサイクリックＡＤ変換器は、更に、５個のスイッチＳ_９乃至Ｓ_１３と蓄電キャパシタＣ_３とを有している。スイッチＳ_９，Ｓ_１０は、積分キャパシタＣ_２の左側プレートをオペアンプの反転入力及びグランドに対してそれぞれ接続する。蓄電キャパシタＣ_３は接地された一つのプレートを有しており、一方、他のプレートは、スイッチＳ_１１，Ｓ_１２を介して、オペアンプの出力及び非反転入力に対してそれぞれ接続されている。また、スイッチＳ_１３は、この非反転入力とグランドとの間に接続されている。パルス発生器Ｐ_２は、スイッチＳ_０乃至Ｓ_１３のそれぞれを制御するための出力を有している。

クロック位相（１）及び（２）を有する第１の位相群、クロック位相（３）又は（３ａ），３（ｂ），３（ｃ）を有する第２の位相群、クロック位相（６）及び（７）を有する第４の位相群は、図１、図２ａ乃至図２ｂ、及び、図３を参照して先に説明して図示したものと同じである。ファクタ２との乗算を行う第４の位相群だけが図６に示されるクロック位相（４ａ）、（５ａ）及び（５ｂ）に取って代えられている。動作は、以下の通りである。
（４ａ） このクロック位相の間は、スイッチＳ_４，Ｓ_７，Ｓ_８，Ｓ_９，Ｓ_１１，及びＳ_１３が閉じられるとともに、他のスイッチが開かれる。オペアンプ出力電圧Ｖｏ＝Ｖｎ・Ｃ_１／Ｃ_２は、変わらず、二つのキャパシタＣ_１及びＣ_３に対して印加される。
（５ａ） クロック位相（５ａ）の間は、スイッチＳ_５，Ｓ_７，Ｓ_８，Ｓ_１０及びＳ_１２が閉じられるとともに、他の総てのスイッチが開かれる。蓄電キャパシタＣ_３は、オペアンプの非反転入力に接続され、結果としてオペアンプの電圧を総てＶｎ・Ｃ_１／Ｃ_２だけ上昇させる。また、ここでオペアンプの反転入力と出力との間に接続されているキャパシタＣ_１は、オペアンプの出力電圧を更にＶｎ・Ｃ_１／Ｃ_２だけ上昇させ、それにより、オペアンプ出力電圧が２倍になって２・Ｖｎ・Ｃ_１／Ｃ_２となる。この電圧はキャパシタＣ_２に印加される。図１の装置ではキャパシタンス比率Ｃ_１／Ｃ_２によって悪影響を受けた（汚染された）乗算ファクタ２は、図５の装置では悪影響を受けない（汚染されない）。
（５ｂ） クロック位相（５ｂ）の間は、スイッチＳ_３，Ｓ_４，Ｓ_７，Ｓ_９，及びＳ_１３が閉じられるとともに、他の総てのスイッチが開かれる。キャパシタＣ_１が放電され、乗算された電圧２・Ｖｎ・Ｃ_１／Ｃ_２を有するキャパシタＣ_２は、オペンアンプの反転入力と出力との間のその元の通常の位置に切り換えられる。

尚、蓄電キャパシタＣ_３は、他のキャパシタに対して電荷を供給する必要がないため、キャパシタＣ_１及びＣ_２よりも十分に小さいキャパシタンスを有していてもよく、オペアンプ入力の電圧を上げさえすればよい。図６のキャパシタＣ_１の場合も、小さな蓄電キャパシタが使用されてもよいが、この場合には、更に多くのスイッチが必要である。

図示して前述した装置は、完全差動構造へと拡張され得る。その一例が図７に示されており、図７は、図１の装置の差動構造を示している。オペアンプＡ’は、二つの端子（差動）出力を有する差動増幅器である。この装置は二つのサンプラキャパシタＣ_１及びＣ_１’と二つの積分キャパシタＣ_２及びＣ_２’とを備えており、各スイッチＳ_０．．．Ｓ_８もその対応する差動部分を有している。共通モード電圧Ｖ_Ｃは、通常、最適な電圧振れを有するように、供給電圧の約半分に等しい。入力は、Ｖ_ｃに中心付けられた差動入力信号Ｖ_ｉｐ，Ｖ_ｉｎからなり、また、基準信号も、Ｖｃに中心付けられた差動基準信号Ｖ_ｒｐ，Ｖ_ｍからなる。

蓄電キャパシタＣ_３がオペアンプの非反転入力に接続された図５の装置は、２との乗算のためにオペアンプの非反転入力を利用できないため、完全差動構造へ拡張することができない。この問題は、蓄電キャパシタＣ_３がオペアンプの非反転入力に接続されることなくオペアンプ出力とオペアンプの反転入力との間でキャパシタＣ_１と直列な適切な極性に接続されるように図５の装置を修正することにより解決され得る。これにより、非反転入力が差動動作に関して自由になる。このような図５の修正が図８に示されている。図８において、図５の素子と対応する素子には同じ参照符号が付されている。

この装置のクロック位相の接続形態は、図６に示されるクロック位相接続形態（５ａ）が図８に示されるクロック位相接続形態（５ｃ）に取って代えられている点を除き、図５の装置のそれと同じである。図３のクロック位相接続形態は、図８の装置において実施されていない。従って、図８のクロック位相接続形態は、（１）、（２）、（３）、（４ａ）、（５ｃ）、（５ｂ）、（６）、（７）であり、クロック位相の間に閉じられる図８のスイッチは以下の通りである。
（１） Ｓ_１，Ｓ_４，Ｓ_９（Ｓ_１４，Ｓ_１６）
（２） Ｓ_２，Ｓ_５，Ｓ_１４，Ｓ_１５，Ｓ_９
（３） Ｓ_３，Ｓ_４，Ｓ_９（Ｓ_１４，Ｓ_１６）
（４ａ） Ｓ_４，Ｓ_８，Ｓ_１６，Ｓ_１７，Ｓ_９
（５ｃ） Ｓ_１５，Ｓ_５，Ｓ_８，Ｓ_１０
（５ｂ） Ｓ_３，Ｓ_４，Ｓ_９（Ｓ_１４，Ｓ_１６）
Ｄ ｌｏｗ（ロー） Ｄ ｈｉｇｈ（ハイ）
（６） Ｓ_２，Ｓ_４，Ｓ_９（Ｓ_１４，Ｓ_１６） Ｓ_３，Ｓ_４，Ｓ_９（Ｓ_１４，Ｓ_１６）
（７） Ｓ_３，Ｓ_５，Ｓ_１４，Ｓ_１５，Ｓ_９ Ｓ_２，Ｓ_５，Ｓ_１４，Ｓ_１５，Ｓ_９

括弧内のスイッチは、任意に、基準クロック位相の間に閉じられてもよい。

要約すると、本発明は、サンプラキャパシタンス及び積分キャパシタンスを用いてアナログ信号を周期的にＡＤ変換するための方法及び装置であって、上記キャパシタンスの比率によって乗じられる差分信号をアナログ信号及び基準信号から生成するステップと、上記差分信号からデジタルビットを得るステップと、上記比率によって乗じられる差分信号を２倍にするステップと、上記比率により乗じられた基準信号により上記２倍にされた信号をシフトするステップと、次のサイクルのために、シフトされた信号を、上記比率により乗じられた差分信号として使用するステップと、を含む方法及び装置に関する。

本発明に係るサイクリックＡＤ変換器の概略図である。 図１のＡＤ変換器のクロック位相の接続形態である。 図１のＡＤ変換器のクロック位相の接続形態である。 図１のＡＤ変換器の変形例のクロック位相の接続形態である。 本発明に係るサイクリックＡＤ変換器のキャパシタをトリミングするためのプロセスのクロック位相の接続形態である。 本発明に係るサイクリックＡＤ変換器の第２の変形例である。 図５の変形例のクロック位相の接続形態である。 図１のサイクリックＡＤ変換器の完全差動の実施である。 本発明に係るサイクリックＡＤ変換器の第３の変形例である。

Claims (6)

1. サンプラキャパシタンス（Ｃ_１）及び積分キャパシタンス（Ｃ_２）を用いてアナログ入力信号（Ｖ_ｉｎ）をデジタル出力信号に周期的に変換するための方法であって、アナログ信号（Ｖ_ｉ）と基準信号（Ｖ_ｒ）との差に前記キャパシタンスの比率（Ｃ_１／Ｃ_２）を乗じることにより差分信号を生成するステップと、前記差分信号から少なくとも一つのデジタルビット（Ｄ）を得るステップと、前記差分信号をほぼ２倍にするステップと、前記比率により乗じられた前記基準信号により前記２倍にされた差分信号をシフトするステップと、次のサイクルのために、シフトされた前記信号を、前記比率により乗じられた差分信号として使用するステップと、を含むことを特徴とする方法。
2. 前記デジタル出力信号は、コンパレータ（Ｑ）に接続されたオペアンプ出力を有するオペアンプ（Ａ）と、サンプラキャパシタ（Ｃ_１）と、積分キャパシタ（Ｃ_２）と、変換を行うように配置されて制御されるスイッチ手段（Ｓ_０．．．．Ｓ_８）とによって生成されるマルチビットデジタルワードであり、
   オペアンプ出力（Ｏ）において一つ以上のクロック位相からなる第１の位相群の間に差分信号を生成し、
   一つ以上のクロック位相からなる第２の位相群の間に少なくとも一つのデジタルビット（Ｄ）を得て、デジタルワードを構成するとともに、前記キャパシタンス比率により乗じられた前記差分信号を前記オペアンプ出力（Ｏ）において供給し、
   一つ以上のクロック位相からなる第３の位相群の間に、前記キャパシタンス比率により乗じられた前記アナログ差分信号のほぼ２倍である２倍にされた差分信号を、前記オペアンプ出力（Ｏ）において生成することにより、前記差分信号をほぼ２倍にし、
   一つ以上のクロック位相からなる第４の位相群の間に、前記キャパシタンス比率により乗じられたビット依存基準信号によりシフトされた前の位相群によって供給されるオペアンプ出力信号であるシフトされたアナログ信号を、前記オペアンプ出力において生成することにより、前記２倍にされた差分信号をシフトし、
   前記シフトされた信号を、次のサイクルの第２の位相群のための差分信号として使用する、
   ことを特徴とする請求項１に記載の方法。
3. 第２の位相群の間に前記積分キャパシタ（Ｃ_２）の電荷を前記サンプラキャパシタ（Ｃ_１）へ移動させ、前記サンプラキャパシタの両端間の電圧からデジタルワードを構成するための前記少なくとも一つのビット（Ｄ）を生成し、その後に前記サンプラキャパシタの電荷を元の前記積分キャパシタへ移動させることを特徴とする請求項２に記載の方法。
4. 較正電圧（Ｖｒ）を用いて前記サンプラキャパシタを充電するステップと、前記サンプラキャパシタ（Ｃ_１）の電荷を前記積分キャパシタ（Ｃ_２）へ移動させるステップと、前記積分キャパシタの両端間の電圧を前記較正電圧と比較するステップと、前記比較結果が１よりも大きい場合にはトリミングキャパシタンス（Ｃ_ｐ１，Ｃ_ｐ２，Ｃ_ｐ３）をサンプラキャパシタンスに対して加えるとともに前記比較結果が１よりも小さい場合にはトリミングキャパシタンスを前記積分キャパシタンスに対して加えるステップと、を含む反復較正プロセスを特徴とする請求項２又は３に記載の方法。
5. 前記オペアンプ出力電圧を第１及び第２の蓄電キャパシタ（Ｃ_１，Ｃ_３）に蓄えるステップと、前記第１及び第２の蓄電キャパシタ（Ｃ_１，Ｃ_３）を前記オペアンプ（Ａ）の入力と直列に接続するとともに、前記積分キャパシタ（Ｃ_２）を前記オペアンプの出力に接続することにより、前記第１及び第２の蓄電キャパシタの電圧を前記積分キャパシタに加えるステップと、その後に前記オペアンプの反転入力と出力との間に前記積分キャパシタを接続するステップと、を含む第３の位相群を特徴とする請求項２乃至４のいずれか一項に記載の方法。
6. サンプラキャパシタンス（Ｃ_１）及び積分キャパシタンス（Ｃ_２）を用いてアナログ入力信号（Ｖ_ｉｎ）をデジタル出力信号に周期的に変換するための装置であって、アナログ信号（Ｖ_ｉ）と基準信号（Ｖ_ｒ）との差に前記キャパシタンスの比率（Ｃ_１／Ｃ_２）を乗じることにより差分信号を生成するステップと、前記差分信号から少なくとも一つのデジタルビット（Ｄ）を得るステップと、前記差分信号をほぼ２倍にするステップと、前記比率により乗じられた前記基準信号により前記２倍にされた差分信号をシフトするステップと、次のサイクルのために、シフトされた前記信号を、前記比率により乗じられた差分信号として使用するステップと、を実行するように構成されていることを特徴とする装置。

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