JPS58104526A - 二段式ａ−ｄ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はアナログをディジタルに変換する装置（Ａ−
Ｄ変換装置）に関し、特に第１段がディジタル出力信号
の上位ビット群（ｈｉｇｈｅｒ−○ｒｄ−ｅｒｂｉｔｓ
　）を決定し、第２段が残りの下位ビット群（ｌｏｗｅ
ｒ−ｏｒｄｅｒ　ｂｉｔｓ　）を決定する２段式Ａ−Ｄ
変換装置に係る。

ディジタルをアナログに変換する装置（Ｄ−Ａ変換装置
）については、第１段が入力ディジタル信号の上位ビッ
ト群を対応する第１のアナログ信号に変形し、第２段が
残りの下位ビット群を変形して第２のアナログ信号を発
生させて第１のアナログ信号に附加する２般式Ｄ−Ａ変
換装置はこの分野では周知である。例えば、サセット（
５ｕｓｓｅｔ　）の米国特許５．９９７．８９２号は第
１段が抵抗値の異なる抵抗群を用いた非線形抵抗列（ｒ
ｅｇｉｓｔｏｒ＝ｓｔｒｉｎｇ　）型Ｄ−Ａ変換器にし
て入力の上位ビット群に対応する第１電圧を発生させ、
第２段が線形抵抗列型Ｄ−Ａ変換器にして下位ビットに
対応する第２の電圧を発生するようになっている２段式
Ｄ−，Ａ変換装置を開示している。抵抗列型変換器はデ
ィジタル入力増加（減少）するごとにアナログ出力が対
応して増加（減少）するという点で単調性が保証される
という好ましい性質を有する。サセットに示されたよう
な２般式Ｄ−Ａ変換装置においては、第１段が非詠形変
換器であるため、この変換器によって発生する電圧は第
１段へのディジタル入力信号の均一な変化に対して、変
換器の出力は不均一に変化する。がくして９選定された
抵抗器の両端の電位差が第２段の変換器に供給され、第
１段のディジタル信号によって選定された抵抗器の両端
の特定の電圧の中間の電圧を発生させる。

Ａ−Ｄ変換装置については、多くの種々の型のものがか
なり長い間使われてきている。近年。

分解能がすぐれ（例えば１６ビツト程度）、そのうえ正
確に作動する変換装置を供することが重要になってきた
。そのような改良されたＡ　−Ｄ変換装置を供すること
がこの発明の目的である。

この発明の好ましい実施例として、前段とそれに縦続す
る後段とからなるＡ−Ｄ変換装置を詳細に説明する。前
段は抵抗列型Ｄ−Ａ変換器を含み、該変換器は遂次近似
レジスタ（ｓＡＲ。

ｓｕｃｃｅｓｓｉｖｅ−ａｐｐｒｏｘｉｍａｔｉｏｎ　
ｒｅｇｉｓｔｅｒ　）によって制御され、ディジタル出
力信号の上位ビット群を決定する。後段はいわゆる双勾
配積分（ｄｕａｌ−θｌｏｐθｉｎｔθｇｒａｔｉｏｎ
　）型変換器で、残りの下位のビット群を決定するよう
になっている。後段の積分器には、前段のアナログ出力
信号が基準電圧として供給され１両者の協働動作によっ
て正確な高分解変換が確実に実施できるようになってい
る。

本発明の他の目的、特性及び利点は実施例及び図面につ
いての以下の記述により、一部が指摘され、また、一部
は、それらから明らかとなろう。

第１図において６本発明にょるＡ−Ｄ変換装置−はアナ
ログ入力信号Ｖｉｎを受取る入力端子＠を含む。この信
号は結線Ｑ４．（Ｍ！によってそれぞれスイッチ＠）、
（イ）に接続され、これらのスイッチは後述するように
、変換の間タイミング・制御部（Ｔｉｍｉｎｇ　＆　Ｃ
ｏｎｔｒｏｌ　Ｕｎｉｔ　）によって順次操作される。

前記タイミング・制御部は通常のタイミング装置（イ）
を利用する。前記スイッチ（ホ）。

（社）にはまた９本発明のＡ−Ｄ変換装置の前段の一つ
の基本要素を形成するブロック表示の抵抗列型Ｄ−Ａ変
換器翰の出力結線（ハ）、（至）が接続される。

Ｄ−Ａ変換器翰の回路を第２図に示す。図面かられかる
ように、該変換器の出力結−（ハ）、（ホ）はそれぞれ
、一連の抵抗器群■のどれか一つの端部端子に、同一形
式のスイッチ網（至）、（至）によって選定的に接続さ
れる。選定される抵抗器は。

ディジタル入力端子群（至）に与えられるディジタル入
力信号によって決定される。ここでは簡略化のために、
変換器（至）のディジタル入力はＢ。。

Ｂ４．Ｂ２として僅か３ビツトで示す。

Ａ−Ｄ変換子続きは２つの順次的段階を含む。

すなわち（Ｉ）上位ビット群を決定する逐次近似段階、
及び＠）残りの下位ビット群を決定する双勾配積分段階
である。タイミング制御部（イ）が、スイッチ（ホ）を
閉じかつ逐次近似レジスタ（ＳＡＲ）■に開始制御信号
を送ることによって逐次近似段階を開始すると、変換操
作が始まる。逐次近似レジスタの出力線（６）は、Ｄ−
Ａ変換器（ホ）のディジタル入力端子（至）だけでなく
、出力レジスタに）の−区分■にも接続されている。

タイミング制御部翰からの開始制御信号によって、逐次
近似レジスタ［１−ｊ、最初に、変換器（ハ）からの出
力を出力範囲の中央値、すなわち第１ビツトＢ０が２進
数「１」に等しいディジタル入力に対応する出力とする
ようなディジタル信号を生成するように設定される。ス
イッチ（ホ）は。

Ｄ−Ａ変換器の出力とアナログ入力信号Ｖｉｎとを比較
器−に導く。該比較器は２つの電圧を比較して、　Ｖｉ
ｎがＤ−Ａ変換器の出力レベルより上か下かを決定する
。この比較結果は論理信号として逐次近似レジスタに与
えられ、そこで。

変換器−に供給中のディジタル信号に対して通常の論理
回路が応分の変化を与える。

周知の技術に従って、変換器−へのディジタル入力が出
力結線（財）、ＯＩ上にアナログ入力信号レベルＶｉｎ
をはさみ込む値の電圧を発生させるまで、逐次近似レジ
スターの論理回路が段階的決定手順を進む。すなわち、
スイッチ網（１）、（２）によって９両端の接合電圧が
それぞれＶｉｎの上と下になるような抵抗器−が選定さ
れることになる（もちろん、　Ｖｉｎが一方の接合電圧
に等しい場合は別で、その場合には、接合電圧は変換器
出力（ホ）の方に接続される）。。

かくして、変換器−の端子（至）上のディジタル入力信
号は、最終的なディジタル出力信号の上位ビット群を表
わすように作り出される。これらの上位ビット群は出力
レジスタ（ト）の区分−に与えられる。次にそして最後
に、ディジタル出力信号の残りの下位ビット群を決定す
る。

この目的のために、ここで制御装置すなわちタイミング
制御部（イ）はスイッチＱ８）を開き、制御信号を発し
てスイッチ（社）を閉じもって左側（図面において）の
極に接続させる。これで変換の第２段階が始まる。この
切り換えにより、低い方の出力線（イ）の電圧とアナロ
グ人力Ｖｉｎとの差に相等する電圧が１通常の双勾配積
分型（ｃｌｕａｌ−ｓｌｏｐｅ　ｉｎｔｅｇｒａｔｉｎ
ｇ−ｔｙｐｅ　）　Ａ　−Ｄ変換器■の入力に接続され
る。（註。出力線（１）の電圧は、変換器−に与えられ
たディジタル信号Ｂ。、Ｂ１゜Ｂ２に対応するアナログ
信号である。）双勾配型変換器…は、この電圧差をあら
かじめ定められた時間だけ積分する（典型的な例をあげ
るならば。

タイミング制御部（イ）が作り出すクロック信号の１０
２４パルス分）。この積分時間が終了した時点で積分器
のコンデンサに）に積分された電圧の大きさは、与えら
れた信号レベルに比例する。

この場合、前記レベルはアナログ人力ＶｉｎとＤ−Ａ変
換器（ハ）の出力電圧との差に対応する。

このあらかじめ決められた信号積分時間の後。

タイミング制御部（イ）によりスイッチ（イ）が右側の
極に反転されもって出力線（ハ）、（１）の間の電圧。

すなわち選定された動抵抗器−の両端の電圧。

によって定まる基準信号の逆極性積分が開始される。こ
の逆極性積分により、積分器のコンデンサの電圧は初期
データレベルまで、基準信号の大きさ、すなわち６選定
された抵抗器■の両端の電圧、によって定まる速さで、
戻される。

タイミング制御器（イ）に制御される計数器−が。

この逆極性積分の間に発生するクロックパルスの数を数
える。

比較器−が、積分器の電圧がデータレベルまで復帰した
ことを検出して、その時点で計数器−を止める。その時
に計数器に保持さ−れているパルス値が、最初にあらか
じめ決められた積分時間のパルス数に対する割合上して
、出力線（ハ）。

（１）に現われる電圧、すなわち逐次近似レジスターの
制御によって選定された抵抗器（ロ）の両端の電圧によ
って定められた範囲内におけるアナロ表 グ入力信号Ｖｉｎの補間を、示する。この保持されたパ
ルス値は出力抵抗器に）に導びかれ、該出力抵抗器が（
図示されていないが通常の装置によって）保持された前
記パルス値を、出力抵抗器の第２区分岐に保持された出
力信号の残りの下位ビット群を示す対応２進デイジタル
数に変換する。かぐして、抵抗器区分■、Ｈにおけるデ
ィジタル信号の結合が、アナログ入力−Ｖｉｎに対応す
る完全なディジタル出力信号を与える。

前述したように、計数器−における実際のノくルス数に
よって表示されるディジタル信号は。

Ｄ−Ａ変換器（ハ）の出力（結線（ホ）上の電圧）と該
変換器の一つ上の出力アナログレベル（結線（ハ）上の
電圧）との間の補間を与える。この補間法は、双勾配積
分器−に与えられた基準電圧が変換器−の出力レベルの
すぐ上の段階の電圧であるから本質的に正確であること
が理解されよう。

かかる操作を行なうことによって、変換全体が非常に迅
速に実施できる。

第３図は抵抗器列形Ｄ−Ａ変換器のスイッチ回路網の詳
細を示す。この特定実施例は抵抗器の列（１６個）の接
続を制御する４ビットディジタル信号を受入れる。しか
しながら、この一般原理はより高い分解能の変換器に応
用しうることが理解できよう。

スイッチ網（３０ａ）　、（３２ａ）は、ディジタル信
号が選定された電圧をアナログ１段階だけ変更するよう
に変化するとき９回路網出力結線（２４ａ）、　（２６
ａ：上の一方の電圧が変化せず、他方の回路網出力結線
上の電圧がアナログ２段階だけ変化、すなわち前者の変
化しない結線電圧を「カエル跳び」するように配線され
る。従って２個の回路網結線（２４ａ）　、　（２４ｂ
）間の電圧は極性が反転する。

電圧の正しい極性を復帰させるために、転極スイッチ１
７１が４番目のビットによって操作されて、抵抗器接続
部から出力結線（２４ｂ）、　（２ｓｂ）への接続を反
転させる。この反転によりも・との状態に復帰し、変換
器からの一方の結線は常に他方の結線に関して正電位と
なる。論理制御されたスイッチ回路網（３０ａ）、　（
３２ａ）の組合せ及び転極スイッチ（７０は従来のスイ
ッチ回路網よりも低摩な部品を使用し、しかも同一の成
果を達成しつる。

回路網（３０ａ）、　（３２ａ）のすべてのスイッチは
モス（ＭＯＳ）型装置として図示されており、転極スイ
ソチク１も同様にモス型装置から成る。このスイッチ制
御端子は対応する論理信号確認標示例えばＡ、Ａ等を附
せられる。これらの論理信号を発生させるに適当な論理
回路（２）の詳細を第４図に示す。

本発明を特定の実施例について詳細に説明したが、これ
は本発明を単に説明するためのものであって１本発明の
範囲を限定するものではないものと理解さｈたい。以上
の実施例に種々の変更を加えうることは当業者に明白で
ある。

【図面の簡単な説明】

第１図は本発明による２段式Ａ−Ｄ変換装置を示す部分
的にブロック形式を含む回路図、第２図は第１図に示す
形式のＡ−Ｄ変換装置に使用するに適した抵抗列型Ｄ−
Ａ変換器を示す部分的にブロック形式を含む回路図、第
３図は第２図に類似の抵抗列型Ｄ−Ａ変換器のスイッチ
回路網の詳細を示す回路図、第４図は第３図のスイッチ
回路網のデコード論理回路図である。 １０　　・・・　Ａ−Ｄ変換装置 ２２　　・・・　制御装置 ２８　　・・・　抵抗列型Ｄ−Ａ変換器３４　　・・・
　抵抗列型抵抗器 ４０　　・・・　逐次近似レジスタ

Claims (1)

1. 【特許請求の範囲】 （１）　　アナログ力信号に対応するディジタル出力信
   号を構成する第１の上位ビット群と第２の下位ビット群
   とを生成するようにそれぞれ順次に作動する前段及び後
   段を含むＡ−Ｄ変換装置にして。 前記前段の一部を形成するＤ−Ａ変換器にして、該変換
   器に供給されるディジタル入力信号に一致する。不連続
   に漸進的に変化するアナログ信号レベル群の任意の一つ
   を出力線に生成するように作動しうるＤ−Ａ変換器と。 前記アナログ入力信号と前記出力線上のアナログ出力信
   号との双方に反応する制御回路装置にしてＡ−Ｄ変換動
   作の第一段階において作動しもって前記アナログ入力信
   号と前記アナログ出力信号と比較し、かつ前記レベル群
   のうち前記アナログ入力信号の値に最も近い債のレベル
   に前記出力線信号を設定させるディジタル入力信号を前
   記Ｄ−Ａ変換器のために生成し、該ディジタル入力信号
   は前記上位ビット群として作用するようになっている制
   御回路装置と 前記後段の一部分を形成するＡ−Ｄ変換器とを含有し。 前記制御回路装置が、Ａ−Ｄ変換動作の第２段階におい
   て、前記Ａ−Ｄ変換器に前記前段の出力信号を導き、か
   つ前記Ａ、　−Ｄ変換器を作動して前記下位ビット群を
   生成させる作用をするようになっているＡ−Ｄ変換装置
   。 （２、特許請求の範囲第１項記載のＡ−Ｄ変換装置にし
   て、前記Ｄ−Ａ変換器が抵抗列区分型のものにして。 前記前段の前記出力信号は、前記ディジタル入力信号に
   従って選定された前記抵抗列の一つの抵抗の両端の端子
   における電位に対応する１対の結線にそれぞれの電圧と
   して生成されるようになっているＡ−Ｄ変換装置。 （３）特許請求の範囲第２項記載のＡ−Ｄ変換装置にし
   て、前記Ａ−Ｄ変換器が積分型のものであるＡ−Ｄ変換
   装置。 （４）特許請求の範囲第１項記載のＡ−Ｄ変換装置に［
   ７て、前記Ａ−Ｄ変換器が、最初に前記アナログ入力信
   号と前記前段からの前記アナログ出力信号との間の差に
   対応する信号を一方向に積分し１次に前記前段の前記出
   力信号を逆方向に積分して該基準信号によって示される
   ２個の信号レベル間を補間するものとして連続する積分
   時間の比率に従って前記下位ビット群を決定するように
   作動する双勾配積分型変換器である。Ａ−Ｄ変換装置。 （５）アナログ入力信号を対応するディジタル出力信号
   に変換する方法にして。 Ａ、一つのアナログ入力信号に対応するーっのディジタ
   ル入力信号を生成させるように関連作動する制御装置を
   具えたＤ−Ａ変換器を含有する前段に前記アナログ入力
   信号を導ひき。 Ｂ、前記前段を作用させて前記ディジタル入力信号を生
   成させもって前記アナログ入力信号に対応する最終ディ
   ジタル出方信号の上位ビット群として供し、前記Ｄ−Ａ
   変換器が該上位ビット群に対応するアナログ出力信号を
   生成させ。 Ｃ９前記Ｄ−Ａ変換器からの前記アナログ出力信号と、
   該アナログ出方信号と共に前記アナログ入力信号をはさ
   み込む、前記Ｄ−Ａ変換器の隣りの不連続アナログ信号
   レベルとを示す基準信号を前記前段から生成させ。 Ｄ、前記基準信号及び前記アナログを、Ａ−Ｄ変換器を
   含む後段に導びき。 Ｅ、前記後段を作用させもって前記基準信号によって示
   される２個の信号レベル間で前記アナログ入力信号を補
   間する。ディジタル出力信号の残りの下位ビット群を生
   成させる ことを含有するＡ−Ｄ変換方法。 （６）　　特許請求の範囲第５項記載のＡ−Ｄ変換方法
   にして、逐次近似レジスタと関連制御装置とによって前
   記Ｄ−Ａ変換器を制御することによって前記アナログ出
   力信号を生成させることを含むＡ−Ｄ変換方法。 （７）特許請求の範囲第５項記載のＡ−Ｄ変換方法にし
   て、前段階の操作で、前記アナログ入力信号と前記Ｄ−
   Ａ変換器の出力との差を積分し、後段階の操作で、前記
   基準信号を前記Ａ　−Ｄ変換器への入力として使用して
   逆積分するように双勾配積分変換器によって前記下位ピ
   ント群を生成させることを含むＡ−Ｄ変換方法。