SU1205057A1 - Цифровой фазометр - Google Patents

Description

1

Изобретение относитс  к измерительной технике, предназначено дл  измерени  и индикации разности фаз двух синусоидальных сигналов и может быть использовано при построении преобразователей сдвига фаз двух сигналов в цифровой код.

Цель изобретени  - повышение быстродействи  цифрового фазометра путем уменьшени  времени преобразовани  аналоговой информации о разности фаз двух сигналов в цифровой код при сохранении точностных характеристик фазометра и незначительном увеличении объема используемых элементов и блоков.

На фиг.1 приведена структурна  схема цифрового фазометра; на фиг.2- структурна  схема блока управлени .

Цифровой фазометр содержит два формировател  1 и 2 входных сигналов , формирователь 3 временного интервала , делитель 4 частоты, циф- роаналоговый преобразователь 5, интегратор 6, блок 7 управлени , блок 8, состо щий изМ-1 тактовых генераторов 9 тока, блок 10 считывани  и индикации, состо щий из блока 11 пам ти, дешифратора 12 и индикатора 13, блок 14 формировани  N -1 этлонных уровней напр жени , состо щий из резистивного делител  на N-1 выходов, включенного между корпсом и генератором 15 тока, блок 16 из N-1 компараторов 17, шифратор 18 блок 19, состо щий из И регистров 20 пам ти, и М -1 блоков 21 совпадени .

Выходы формирователей 1 и 2 соеднены с входами формировател  3 временного интервала, выход которого через интегратор 6 соединен с первыми входами компараторов 17, вторые входы которых соответственно соединены с выходами блока 14, при этом первый вход блока 14 соединен с выходом цифроаналогового преобразовател  5 и вторым входом компаратора 17с наименьшим уровнем срабатыг вани , а второй вход блока 14 соединен с вторым входом компаратора 17 с наибольшим уровнем срабатывани  и подключен к объединен1 1м выходам тактовых генераторов 9 тока, управл ющие входы которых подключены к с ответствующим выходам блока 7 управлени , информационные входы регистров 20 пам ти объединены поразр д

10

15

2050572

но и соответственно подключены к выходам.шифратора 18, входы которого соединены с блоком 16 компарато- . ров 17, а тактовые входы каждого регистра 20 пам ти и объединенные входы установки всех регистров 20 пам ти в нулевое состо ние подключены к соответствующим выходам блока 7 управлени , выходы регистра 20 пам ти младших разр дов выходного кода соответственно соединены с информационными входами младших разр дов блока 11 пам ти, информационные входы старших разр дов которого соответственно соединены с выходами регистров 20 пам ти старших разр дов выходного кода и через блоки 21 совпадени  с входами цифроаналогового преобразовател  5, причем вторые входы блоков 21 совпадени  и тактовый вход блока 11 пам ти соединены с соответствующими выходами блока 7 управлени , вход которого подключен к выходу делител  4 частоты, а вькод блока 11 пам ти через дешифратор 12 соединен с индикатором 13.

Блок управлени  содержит распределитель 22 импульсов; RS -триггеры 23, вьтолн ющие роль формирователей управл ющих напр жений дл  тактовых генераторов 9 тока и блоков 21 совпадени .

На обозначены Ui - напр жение на выходе делител  4 частоты 3- , . . ., Ufj - напр жени  на выходах распределител  22 импульсов блока 7

20

25

30

управлени  U Q - напр жение с выхода блока 7 управлени  дл  установки регистров 20 пам ти в нулевое состо ние нап р жени  с выходов блока 7 управлени , подаваемые на тактовые входы регистров 20 пам ти дл  считывани  кода с шифратора 18 9 5 напр жени  с выходов

3

блока управлени , подаваемые на управл ющие входы тактовых генераторов 9 тока; 21 z-i напр жени  с выходов блока 7 управлени , подаваемые на вторые входы блоков 21 совпадени ; L/6- выходное напр женке интегратора 6; (Т.,), ,, (Т ), иД (Т), где ,2,3 - эталонные уровни напр жени , формируемые блоком 14 совместно с 1Щфроаналоговым преобразователем 5 и блоком 8

тактовых генераторов 9 тока;U

«

IP го 9

Uio- напр жени  разр дов двоичного кода на выходах регистров 20 пам THiU:J , , . . ., L/4 - напр жени  разр дов выходного двоичного кода блока 11 пам ти.

Цифровой фазометр работает следующим образом.

Формирователи 1 и 2 преобразуют входные синусоидальные сигналы в меандр с сохранением фазового сдвига между сигналами. В формирователе 3 происходит вьщеление информации о разности фаз в виде импульсов , длительностг, которых пропорциональна сдвигу фаз исследуемых сигналов . В интеграторе 6 эти импульсы преобразуютс  в квазипосто нное напр жение (, с уровнем, пропорциональным длительности импульсов и, следовательно, фазовому сдвигу меж- ду входными сигналами. Выходное напр жение интегратора 6 преобразуетс  затем в цифровой двоичный код. Это преобразование осуществл етс  совокупностью блоков и элементов (5,7,8,9,14,...,21), составл ющих кодирующую часть фазометра. Работа этой кодирующей части цифрового фазометра и его блока 11 пам ти тактирована и управл етс  блоком 7, который синхронизируетс  импульсным напр жением О i с выхода делител  4 частоты. Коэффициент делени  делител  4 частоты выбирают из услови  обеспечени  заданного диапазона частот исследуемых сигналов при заданных точности работы фазометра и быстродействии элементной фазы его функциональных узлов.

В каждом такте работы устройства в общем случае определ етс  начина  со старших разр дов, по h 1М разр дов выходного двоичного кода, где Р- максимальна  разр дность двоичного кода фазометра (разр дность блока 11 пам ти); И - число тактов работы кодирующей части фазометра . Учитыва , что приh 5 происходит резкое увеличение объема оборудовани  устройства за счет большого количества компараторов 17( -1), число h разр дов выходного кода, определ емых в каждом такте работы фазометра, целесообразно выбирать не более трех-четырех.

Блок 14 совместно с блоком 8 тактовых генераторов 9 тока и циф- роаналоговым преобразователем 5, который построен, например, по схеме преобразовател  код-ток, формиру

205057

ет подвижную сетку из (N-1) эталонных уровней напр жени  и ц (Т), где ,2,...,N-1 - номер уровн ; К 1,2,...,М- номер такта. Ка дцый 5 уровень напр жени  данной сетки

дл  К-го такта смещен относительно другого на величину

10

аи(Тк)

ли(т,

(1.

Кроме того, от такта к такту все уровни сетки перемещаютс  таким, образом , что первый (наименьший в данном такте) уровень напр жени ,ц1((Тк)(Тк) , С г)

, где

20

и5(Т,)--ла(Тм,)6(Тк-1)

i h + t

(3)

в выражени х (1) и (3) обозначены квант напр жени  (напр жение смещени  эталонньк уровней) соответствующий младшему разр ду группы из и разр дов выходного кода блока 19, определ емых в К -м такте; ди (Tj, , ) - квант напр жени , соответствующий младщему разр ду группы из h разр дов выходного кода блока 19, определ емых в предпоследнем (М-1) такте, т.е. квант напр жени , соответствующий младшему разр ду из группы всех старших

5 разр дов выходного кода; j - пор дковый номер разр да выходного дво-. ичного кода блока 19; & j. (Т,) - множитель, равный 1 или О к характеризующий состо ние ключа j-го

0 разр да цифроаналогового преобразовател  5, которое определ етс  выходным кодом старших разр дов блока 19 на (к-1)-м такте.

Величина кванта напр жени  Л У(Т )

5 дл  первого такта работы кодирующей части фазометра определ етс  , максимальным значением напр жени  с выхода интегратора бив сои ,

бмйкс ответствии с выражением (1)

ли(т,):

- U6

макс

(О

где N 2 (h - число разр дов выходного кода, определ емых в первом

такте).

Значение напр жени  первого эталонного уровн  Д.ГШ первого такта равно л1/ (т, ), так как перед началом nnh-jia кодировани  всё регистры 20 пам ти наход тс  в нулевом состо нии и, следовательно .

Смещение уровней напр жени У СТ) на величины дУ (Т), определ емые в соответствии с выражени миС1) и (4),обеспе чиваетс  соответствующим выбором сопротивлений резистивного делител  бло- ка 14 и величиныСв зависимости от номера такта)суммарного тока генераторов 9 .тока блока 8 и генератора 15 тока блока 14, который протекает в дели-- теле блока 14 (входные токи компараторов 17 незначительны и вли нием их на указанные напр жени  можно пренебречь).

Величина кванта напр жени  А и (Т), вход ща  в выражение (3), определ етс  разр дностью цифро- аналогового преобразовател  5, равной (F-и), т.е. числу старших разр дов выходного кода блока 19, и максимальным значением напр жени 

205057 6

6 с далной сеткой эталонных уровней, По состо нию компараторов 17 в шифраторе 18 формируетс  двоичный код, соответствующий первь м двум старшим г, разр дам выходного кода. На интервале

времени подаче высокого уровн  напр жени  на тактовый вход первого регистра 20 пам ти старших разр дов осуществл етс  за- 10 пись кода шестого и п того разр дов в блок 19,  вл ющийс  блоком оперативной пам ти выходного кода.

и.л,.„с выхода интегратора 6.

огчЦГчЬ:

ди(т.,)

6

-(f.

(5)

Указанное значение кванта напр жени  ли (,) обеспечиваетс  выбором соответствующей величины кванта тока преобразовател  5 код-ток и величины резистора делител  блока 14.

Рассмотрим более подробно работу кодирующей части фазометра, например , при , h 2 и М 3. На интервале времени г напр жением осуществл етс  установка в нулевое состо ние всех регистров 20 пам ти. В момент времени t управл ющим напр жением Uj включаетс  тактовый генератор 9 тока с наибольшим значением тока - таким, что в результате протекани  его совместно с током генератора 15 тока в делителе блока 14. на выходах последнего формируетс  сетка из трех эталонных уровней Ц (Т, ), , (Т,), аД (Т ), смещенных друг относительно друга на величину

лист,):

и

6 ГЛйКС

и

и

6 Макс

(6)

при этом О цц (Т, ) AUd).

Компараторы 17 осуществл ют сравнение напр жени  U с интегратора

Б момент времени t заканчиваетс  первьш такт работы устройства и на 15 чинаетс  второй, при этом выключаетс  первый тактовый генератор 9 тока и включаетс  второй, а информаци  о шестом и п том разр дах выходного кода с блока 19 через соответствую20 щий блок 21 совпадени , управл емый напр жением U , подаетс  на цифро- аналоговый преобразователь 5. Выходной ток цифроаналогового преобразовател  3 совместно с суммарным током

25 второго тактового генератора 9 тока и генератора 15 тока формирует на выходах резистивного делител  блока 14 другую сетку из трех эталонных уровней иД (Т), (Т),1/ (Тг),

30 соответствующих второму такту рабо- ты фазометра и смещенных друг относительно друга на

35

45

aU(Tj.Ill-,- 6naKC

-16

(Т)

причем первый уровень

где

iV, С Тг ) СТг) илисто.

(8)

U5lT2)AU(T,)L6j(f) ,

г

Ьщакс 16

( 12)

С учетом значений 41/ (т,,) (Т,) из выражений (7) и (9) получаем, что уровень напр жений

1, I ь MQKC . 1.,, L U-i)- ,н ., - . и,

16

Ь .кс

(10)

По состо нию компараторов 17 в шифраторе 18 формируетс  (после

50 установлени  указанных эталонных уровней на вторых входах компараторов 17) двоичный-код, соответствую ЮЕ1ИЙ четвертому и третьему разр дам выходного кода. При подаче на ин55 тервале времени ts высокого уровн  напр жени  U на тактовый вход второго регистра 20 пам ти i старших разр дов происходит запись

aU(Tj.Ill-,- 6naKC

-16

(Т)

причем первый уровень

где

iV, С Тг ) СТг) илисто.

(8)

U5lT2)AU(T,)L6j(f) ,

г

Ьщакс 16

( 12)

С учетом значений 41/ (т,,) (Т,) из выражений (7) и (9) получаем, что уровень напр жений

. 1.,, н ., - . и,

16

Ь .кс

(10)

7

кода четвертого и третьего разр дов в блок 19 оперативной пам ти.

В момент времени t, заканчиваетс  второй такт работы и начинаетс  третий такт. С этого момента выключаетс  второй тактовый генератор 9 тока, а на цифроаналогевый пре- образователь 5 через блок 21 совпадени , управл емый напр жением i/г,, подаетс  информаци  о,четвертой и третьем разр дах выходного кода. В результате за счет совместного протекани  в делителе блока 14 выходного тока цифроаналогового преобразовател  5 и тока генератора 15 тока формируетс  сетка эталонных уровней и , (Тз ) , ид (Тз) . У/, (Т, ) , смещенных друг относительно друга на

лпп йЦ(г) . 6 глйкс uUdO-- ;---

при этом наименьший уровень становитс  равным

u,;((Ti)flU(b),

где

6 Ui(Tb)AU(Ti)(5(Tj.)

Jr3

zHi(,.2%0..24l. (13) -. бмакс - ли (.Tj)

Таким образом, с учетом выражений (12) и (13) получим

37

tJi(T3): |jj-U6HaKc 3TaU(Tj). (1/,)

Так как квант напр жени  &U (Т) соответствует младшему разр ду при шестиразр дном кодировании, то на третьем (последнем) такте кодировани  в шифраторе 18 формируетс  код второго и первого разр дов, который при подаче высокого уровн  напр жени  на тактовый вход регистра 20 пам ти младших разр дов записьгоаетс  в блок оперативной

8

)

пам ти. В момент времени t- заканчиваетс  третий такт работы кодирующей части фазометраf

Завершает цикл кодировани  напр - 5 жени  U(, с интегратора 6, пропорционального сдвигу фаз исследуемых сигналов, этап считьгоани  двоичного кода с выхода блока 19 регистров 20 пам ти, который осуществл етс 

10 на интервале времени iig - tq .подачей на тактовый вход блока 11 пам ти напр жени  L/ с блока 7 управлени ..

Из рассмотренного алгоритма раt5 боты следует, что в предлагаемом цифровом фазометре нет необходимости создавать ступенчатое пилообразное напр жение, на формирование которого в прототипе требуетс 

20 врем 

/ г 1 1

(15)

1игЬес7--2 - д1

где f - разр дность двоичного кода

фазометра

h - число разр дов выходного кода j определ емых параллельно}

дт - тактовый интервал времени. Врем  кодировани  в предлагаемом устройстве определ етс  числом тактов работы, завис щим от соотношени  полной разр дности (С) фазометра и числа разр дов (h), определ емых в каждом такте. Например, при 6 , кратном и , это врем  определ етс  выражением

t npegA.-fput

(16)

Если считать врем  кодировани  в предлагаемом устройстве и врем , обходимое дл  формировани  ступенчатого пилообразного напр жени  в известном устройстве, основныьш при определении быстродействи  соответствующих цифровых фазометров, то вре м  кодировани  в предлагаемом цифровом фазометре в несколько раз меньше времени кодировани  в известном устройстве, причем эта разница, характеризуема  соотношением ,p«f/,. увеличиваетс  дл  многоразр дных фазометров.

Составитель В„Шубин Редактор А.Лежнина Техред С.Мигунова

Заказ 3523/47 Тираж 747 Подписное

ВНИИПЙ Государственного комитетгг СССР

по делам изобретений и открытий 113035; Москва, , Раушска  каб,, д, 4/5

Филиал гаШ Патент, г„ Ужгород, ул. Проектна , 4

4а,

Ф, 4 52 %,э

i-U / ,„ /5Л .«

т.

Корректор ЛеПатай

Claims (1)

1. ЦИФРОВОЙ ФАЗОМЕТР, содержащий два формирователя входных сигналов, формирователь временного интервала, выход которого подключен к входу интегратора, а входы·- к выходам формирователей входных сигналов, делитель частоты, подключенный к выходу второго формирователя входных сигналов, блок формирования N-1 эталонных уровней напряжения, включенный между корпусом и генера- . тором тока, последовательно включенные блок из N -1 компараторов и шифратор, причем первые входы компараторов объединены и подключены к выходу интегратора, а вторые входы компараторов - соответственно к вьеходам блока формирования эталонных уровней напряжения, цифроаналоговый преобразователь, выход которого соединен с первым входом блока формирования эталонных уровней и вторым входом компаратора, а также блок считывания и индикации, состоящий из последовательно включенных блока памяти, дешифратора и индикатора, отличающийся тем, что, с целью повышения быстродействия, в него введены блок из М -1 тактовых генераторов тока, блок из М регистраторов памяти, И -1 блоков совпадения и блок управления, при этом выходы тактовых генераторов тока объединены и подключены к второму входу блока формирования эталонных уровней и второму входу компаратора, информационные входы регистров памяти объединены поразрядно и подключены к выходам шифратора, причем тактовый вход каждо- © го регистра памяти и управляющий вход каждого тактового генератора тока подключен к соответствующим выходам блока управления, установочные входы регистров памяти подключены к блоку управления, выходы регистра памяти младших разрядов соответственно соединены с информационными входами младших разрядов блока памяти, информационные входы старших разрядов блока памяти соответственно соединены с выходами регистров памяти старших разрядов и через соответствующие блоки совпадения с входами цифроаналогового преобразователя, вторые входы блоков совпадения и тактовый вход блока памяти подключены к соответствующим выходам блока управления, вход которого соединен с выходом делителя ' частоты.