JPH10173526A - 逐次比較型ａ／ｄ変換回路 - Google Patents
逐次比較型ａ／ｄ変換回路Info
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- JPH10173526A JPH10173526A JP32853796A JP32853796A JPH10173526A JP H10173526 A JPH10173526 A JP H10173526A JP 32853796 A JP32853796 A JP 32853796A JP 32853796 A JP32853796 A JP 32853796A JP H10173526 A JPH10173526 A JP H10173526A
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Abstract
(57)【要約】
【課題】逐次比較型Ａ／Ｄ変換回路において、要求に対
応したすべてのチャネルのＡ／Ｄ変換結果を得ることが
できるようにする。 【解決手段】入力回路２０１は、チャネル毎にアナログ
入力信号を入力する。サンプル＆ホールド回路２０２、
コンパレータ＆Ｄ／Ａ変換器２０３およびＳＡＲ２０４
からなるあるＡ／Ｄ変換手段は、チャネルからトリガ信
号を受信するとコントローラ２０６の制御に基づき、入
力回路によって選択されたそのチャネルに対応するアナ
ログ入力信号をＡ／Ｄ変換処理を行う。コントローラ２
０６はあるチャネルに対するＡ／Ｄ変換処理中に他のチ
ャネルからトリガ信号を受信した場合はＡ／Ｄ変換手段
を介してあるチャネルからのトリガ信号に対するＡ／Ｄ
変換処理を終了後に、他のチャネルからのトリガ信号に
対する前記Ａ／Ｄ変換処理を行う。
応したすべてのチャネルのＡ／Ｄ変換結果を得ることが
できるようにする。 【解決手段】入力回路２０１は、チャネル毎にアナログ
入力信号を入力する。サンプル＆ホールド回路２０２、
コンパレータ＆Ｄ／Ａ変換器２０３およびＳＡＲ２０４
からなるあるＡ／Ｄ変換手段は、チャネルからトリガ信
号を受信するとコントローラ２０６の制御に基づき、入
力回路によって選択されたそのチャネルに対応するアナ
ログ入力信号をＡ／Ｄ変換処理を行う。コントローラ２
０６はあるチャネルに対するＡ／Ｄ変換処理中に他のチ
ャネルからトリガ信号を受信した場合はＡ／Ｄ変換手段
を介してあるチャネルからのトリガ信号に対するＡ／Ｄ
変換処理を終了後に、他のチャネルからのトリガ信号に
対する前記Ａ／Ｄ変換処理を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、逐次比較型Ａ／Ｄ
変換回路（アナログ−デジタル変換回路）に関し、とく
に、Ａ／Ｄ変換要求を必ず受け付けることを可能にした
逐次比較型Ａ／Ｄ変換回路に関する。
変換回路（アナログ−デジタル変換回路）に関し、とく
に、Ａ／Ｄ変換要求を必ず受け付けることを可能にした
逐次比較型Ａ／Ｄ変換回路に関する。
【０００２】
【従来の技術】図３は従来から一般的に使われている、
マイコンにおける逐次比較型Ａ／Ｄ変換器のブロック図
である。同図から分かるように、従来の構成は、入力回
路２０１、コンパレータ＆Ｄ／Ａ変換器２０３、ＳＡＲ
２０４、変換結果格納レジスタ２０５、コントローラ２
０６、及びＡ／Ｄ変換動作設定レジスタ２０７から構成
される。図４は、コンパレータ＆Ｄ／Ａ変換器２０３の
動作説明図である。
マイコンにおける逐次比較型Ａ／Ｄ変換器のブロック図
である。同図から分かるように、従来の構成は、入力回
路２０１、コンパレータ＆Ｄ／Ａ変換器２０３、ＳＡＲ
２０４、変換結果格納レジスタ２０５、コントローラ２
０６、及びＡ／Ｄ変換動作設定レジスタ２０７から構成
される。図４は、コンパレータ＆Ｄ／Ａ変換器２０３の
動作説明図である。
【０００３】この逐次比較型Ａ／Ｄ変換器の代表的な動
作モードであるトリガモードにおける動作を以下に説明
する。トリガモードとはトリガ信号の入力によってＡ／
Ｄ変換を開始するモードのことをいい、中断型トリガモ
ードと拒絶型トリガモードの２種類がある。中断型トリ
ガモードとは、１つのトリガに対する処理を行っている
ときに、他のトリガが入力されると、処理中のトリガに
対する処理を中断するモードをいい、拒絶型トリガモー
ドとは、１つのトリガに対する処理を行っているとき
に、他のトリガが入力されると、他のトリガに対する処
理を拒絶するモードをいう。そのためにまず、使用者は
存在するトリガの使用本数（図３では４本）とこのトリ
ガモードを、（Ａ／Ｄ変換動作設定）レジスタ２０７に
書き込みを行う。またトリガ１〜４には予め優先順位が
存在し、トリガ４，３，２，１の順に優先順位が高くな
るものとし、さらにトリガ１〜４は、アナログ入力１〜
４に１対１対応するものとする。
作モードであるトリガモードにおける動作を以下に説明
する。トリガモードとはトリガ信号の入力によってＡ／
Ｄ変換を開始するモードのことをいい、中断型トリガモ
ードと拒絶型トリガモードの２種類がある。中断型トリ
ガモードとは、１つのトリガに対する処理を行っている
ときに、他のトリガが入力されると、処理中のトリガに
対する処理を中断するモードをいい、拒絶型トリガモー
ドとは、１つのトリガに対する処理を行っているとき
に、他のトリガが入力されると、他のトリガに対する処
理を拒絶するモードをいう。そのためにまず、使用者は
存在するトリガの使用本数（図３では４本）とこのトリ
ガモードを、（Ａ／Ｄ変換動作設定）レジスタ２０７に
書き込みを行う。またトリガ１〜４には予め優先順位が
存在し、トリガ４，３，２，１の順に優先順位が高くな
るものとし、さらにトリガ１〜４は、アナログ入力１〜
４に１対１対応するものとする。
【０００４】図５はコントローラ２０６の一例を示す構
成図である。選択手段３０１は、入力されたトリガモー
ドに従い入力トリガが競合時の上述した制御をおこなう
とともに、同時に入力されたトリガに対してはレジスタ
２０７に設定された優先順位に基づいて１系統のみ選択
する。３０２は選択されたトリガ信号を表す。選択され
たトリガ信号３０２はＡ／Ｄ制御回路３０３に入力され
る。Ａ／Ｄ制御回路３０３はＡ／Ｄ変換器全体の制御を
行う部分であり、回路内各部分に対して以下のような制
御を行う。
成図である。選択手段３０１は、入力されたトリガモー
ドに従い入力トリガが競合時の上述した制御をおこなう
とともに、同時に入力されたトリガに対してはレジスタ
２０７に設定された優先順位に基づいて１系統のみ選択
する。３０２は選択されたトリガ信号を表す。選択され
たトリガ信号３０２はＡ／Ｄ制御回路３０３に入力され
る。Ａ／Ｄ制御回路３０３はＡ／Ｄ変換器全体の制御を
行う部分であり、回路内各部分に対して以下のような制
御を行う。
【０００５】（１）入力回路２０１に対しては、アナロ
グ入力信号の選択。
グ入力信号の選択。
【０００６】（２）サンプル＆ホールド回路２０２に対
しては、（１）で選択されたアナログ入力信号の、サン
プル＆ホールドの制御。
しては、（１）で選択されたアナログ入力信号の、サン
プル＆ホールドの制御。
【０００７】（３）コンパレータ＆Ｄ／Ａ変換器２０３
に対しては、（２）でサンプル＆ホールドされたアナロ
グ入力信号のＤ／Ａ変換動作における変換開始タイミン
グおよび変換タイミングの制御（図４参照）。
に対しては、（２）でサンプル＆ホールドされたアナロ
グ入力信号のＤ／Ａ変換動作における変換開始タイミン
グおよび変換タイミングの制御（図４参照）。
【０００８】（４）また、ＳＡＲ２０４に対しては、
（３）での変換結果のＡ／Ｄ変換結果格納レジスタ２０
５への書き込みタイミングの制御を行う。
（３）での変換結果のＡ／Ｄ変換結果格納レジスタ２０
５への書き込みタイミングの制御を行う。
【０００９】以下に、図３、図４および図６を用いて中
断型トリガモードにおける逐次比較型Ａ／Ｄ変換器全体
の動作を説明する。
断型トリガモードにおける逐次比較型Ａ／Ｄ変換器全体
の動作を説明する。
【００１０】図６は、逐次比較型Ａ／Ｄ変換器の中断型
トリガモードにおける動作説明図であり、この場合トリ
ガとして２系統の入力があるものとする。
トリガモードにおける動作説明図であり、この場合トリ
ガとして２系統の入力があるものとする。
【００１１】ＣＨ１トリガ１−１が入力されると、Ａ／
Ｄ変換動作が開始される。まず、入力回路２０１で、ア
ナログ入力１が選択され、サンプル＆ホールド回路２０
２に、その信号が送られる。
Ｄ変換動作が開始される。まず、入力回路２０１で、ア
ナログ入力１が選択され、サンプル＆ホールド回路２０
２に、その信号が送られる。
【００１２】サンプル＆ホールド回路２０２では、入力
回路２０１から送られてきたアナログ信号の電圧値をサ
ンプル＆ホールドし、値を保持する。この、サンプル＆
ホールド回路２０２は、図４に示すように、電圧の比較
を行うときの基準となるので、変換の開始から終了ま
で、電圧値を保持するために必要である。
回路２０１から送られてきたアナログ信号の電圧値をサ
ンプル＆ホールドし、値を保持する。この、サンプル＆
ホールド回路２０２は、図４に示すように、電圧の比較
を行うときの基準となるので、変換の開始から終了ま
で、電圧値を保持するために必要である。
【００１３】つぎに、コンパレータ＆Ｄ／Ａ変換器２０
３では、サンプル＆ホールドされた入力信号とＤ／Ａ変
換器の出力電圧とを比較する。これは、天秤で未知の重
さを量るイメージで行われる。この比較の様子は、図４
に示しており、次のような手順で行われる。
３では、サンプル＆ホールドされた入力信号とＤ／Ａ変
換器の出力電圧とを比較する。これは、天秤で未知の重
さを量るイメージで行われる。この比較の様子は、図４
に示しており、次のような手順で行われる。
【００１４】ａ．Ｄ／Ａ変換器は最上位ビットの重みに
合わせた電圧信号を発生させる。図４の場合は、４ビッ
トであるので、最大値の半分の値である“１０００”に
相当する電圧を発生させる。
合わせた電圧信号を発生させる。図４の場合は、４ビッ
トであるので、最大値の半分の値である“１０００”に
相当する電圧を発生させる。
【００１５】ｂ．この電圧とサンプル＆ホールドされた
入力電圧とを比較する。
入力電圧とを比較する。
【００１６】ｃ．比較の結果、Ｄ／Ａ変換器出力電圧が
サンプル＆ホールドされた入力信号より小さければ、次
のビットの重みに合わせた電圧を加える。逆に、大きけ
れば、次のビットの重みに合わせた電圧を減らす。図４
の場合は、Ｄ／Ａ変換器出力電圧がサンプル＆ホールド
された入力信号より小さいので、“０１００”に相当す
る電圧を加える。
サンプル＆ホールドされた入力信号より小さければ、次
のビットの重みに合わせた電圧を加える。逆に、大きけ
れば、次のビットの重みに合わせた電圧を減らす。図４
の場合は、Ｄ／Ａ変換器出力電圧がサンプル＆ホールド
された入力信号より小さいので、“０１００”に相当す
る電圧を加える。
【００１７】ｄ．比較の結果として変換結果が得られ
る。コンパレータの出力は、Ｄ／Ａ変換器出力電圧がサ
ンプル＆ホールドされた入力信号より小さければ１、大
きければ０が得られ、これが変換結果となる。
る。コンパレータの出力は、Ｄ／Ａ変換器出力電圧がサ
ンプル＆ホールドされた入力信号より小さければ１、大
きければ０が得られ、これが変換結果となる。
【００１８】ｅ．この動作をビットの数だけ繰り返し
て、変換を終了する。図４の場合は、４回比較を行い、
変換結果１０１０が得られる。
て、変換を終了する。図４の場合は、４回比較を行い、
変換結果１０１０が得られる。
【００１９】ｆ．ＳＡＲ２０４では、１ビットずつ比較
していった結果の保持を行う。この保持している値が、
上記比較時のＤ／Ａ変換器の入力値として使われる。
していった結果の保持を行う。この保持している値が、
上記比較時のＤ／Ａ変換器の入力値として使われる。
【００２０】すべてのビットの変換が終了すると、ＳＡ
Ｒ２０４に保持されている変換結果は、変換結果格納レ
ジスタ２０５に転送され、１回のＡ／Ｄ変換動作は終了
する。
Ｒ２０４に保持されている変換結果は、変換結果格納レ
ジスタ２０５に転送され、１回のＡ／Ｄ変換動作は終了
する。
【００２１】図６の場合、ＣＨ１データ１−１からＡ／
Ｄ変換が開始されるが、変換動作中にＣＨ２トリガ４−
１が入力されるため、ＣＨ１データのＡ／Ｄ変換は中断
されてしまう。同様にＣＨ２データ２−１のＡ／Ｄ変換
はＣＨ１トリガ３−２によって中断され、ＣＨ１データ
１−２のＡ／Ｄ変換が開始される。同図の場合、正しい
変換結果が得られるのは、ＣＨ１トリガ３−２によって
開始された、ＣＨ１データ１−２のＡ／Ｄ変換動作だけ
である。
Ｄ変換が開始されるが、変換動作中にＣＨ２トリガ４−
１が入力されるため、ＣＨ１データのＡ／Ｄ変換は中断
されてしまう。同様にＣＨ２データ２−１のＡ／Ｄ変換
はＣＨ１トリガ３−２によって中断され、ＣＨ１データ
１−２のＡ／Ｄ変換が開始される。同図の場合、正しい
変換結果が得られるのは、ＣＨ１トリガ３−２によって
開始された、ＣＨ１データ１−２のＡ／Ｄ変換動作だけ
である。
【００２２】また、ＣＨ１トリガ３−３とＣＨ２トリガ
４−２の様にトリガが同時に入力された場合には、選択
手段３０１によってＣＨ１だけが選択されるために、Ｃ
Ｈ２のトリガは無視されてしまう。このため、優先順位
の低いチャネルのＡ／Ｄ変換結果を得ることができな
い。
４−２の様にトリガが同時に入力された場合には、選択
手段３０１によってＣＨ１だけが選択されるために、Ｃ
Ｈ２のトリガは無視されてしまう。このため、優先順位
の低いチャネルのＡ／Ｄ変換結果を得ることができな
い。
【００２３】次に、図７を用いて、もう一つのトリガモ
ードである拒絶型トリガモードにおける逐次比較型Ａ／
Ｄ変換器全体の動作を説明する。この場合もトリガ１，
トリガ２の２系統の入力があるものとする。
ードである拒絶型トリガモードにおける逐次比較型Ａ／
Ｄ変換器全体の動作を説明する。この場合もトリガ１，
トリガ２の２系統の入力があるものとする。
【００２４】まず、ＣＨ１トリガ３−１によりＣＨ１デ
ータ１−１のＡ／Ｄ変換処理を開始する。このＣＨ１デ
ータ１−１のＡ／Ｄ変換動作中にＣＨ２トリガ４−１が
入力されても、このＣＨ２トリガ４−１は無視される。
ＣＨ１データ１−１のＡ／Ｄ変換動作が終了すると、ト
リガを受け付け可能な状態となり、ＣＨ２トリガ４−２
の入力により、ＣＨ２データ２−１のＡ／Ｄ変換を開始
する。このトリガモードの動作の場合は、Ａ／Ｄ変換動
作中にトリガが発生しても、すべて無視されＡ／Ｄ変換
結果を得ることができない。このトリガモードでもＣＨ
１トリガ３−２とＣＨ２トリガ４−３の様に同時にトリ
ガ信号が入力された場合には、優先順位の低いものが無
視される。この結果、トリガが発生しＡ／Ｄ変換結果を
得たい場合でも、Ａ／Ｄ変換結果を得ることができな
い。
ータ１−１のＡ／Ｄ変換処理を開始する。このＣＨ１デ
ータ１−１のＡ／Ｄ変換動作中にＣＨ２トリガ４−１が
入力されても、このＣＨ２トリガ４−１は無視される。
ＣＨ１データ１−１のＡ／Ｄ変換動作が終了すると、ト
リガを受け付け可能な状態となり、ＣＨ２トリガ４−２
の入力により、ＣＨ２データ２−１のＡ／Ｄ変換を開始
する。このトリガモードの動作の場合は、Ａ／Ｄ変換動
作中にトリガが発生しても、すべて無視されＡ／Ｄ変換
結果を得ることができない。このトリガモードでもＣＨ
１トリガ３−２とＣＨ２トリガ４−３の様に同時にトリ
ガ信号が入力された場合には、優先順位の低いものが無
視される。この結果、トリガが発生しＡ／Ｄ変換結果を
得たい場合でも、Ａ／Ｄ変換結果を得ることができな
い。
【００２５】
【発明が解決しようとする課題】上述した従来の逐次比
較型Ａ／Ｄ変換器は、図６の中断型トリガモードの場
合、新しいＡ／Ｄ変換要求トリガが入力されたことによ
り、前回のＡ／Ｄ変換要求トリガにより動作を開始した
チャネルのＡ／Ｄ変換動作は、無効となってしまう欠点
がある。また、図７の拒絶型トリガモードの場合、Ａ／
Ｄ変換動作を行っている状態では、Ａ／Ｄ変換要求トリ
ガが無視されてしまう欠点がある。従って両方の場合と
も、Ａ／Ｄ変換を要求されたすべてのチャネルの、正し
いＡ／Ｄ変換結果を得られないことがおきる。
較型Ａ／Ｄ変換器は、図６の中断型トリガモードの場
合、新しいＡ／Ｄ変換要求トリガが入力されたことによ
り、前回のＡ／Ｄ変換要求トリガにより動作を開始した
チャネルのＡ／Ｄ変換動作は、無効となってしまう欠点
がある。また、図７の拒絶型トリガモードの場合、Ａ／
Ｄ変換動作を行っている状態では、Ａ／Ｄ変換要求トリ
ガが無視されてしまう欠点がある。従って両方の場合と
も、Ａ／Ｄ変換を要求されたすべてのチャネルの、正し
いＡ／Ｄ変換結果を得られないことがおきる。
【００２６】本発明の目的は、Ａ／Ｄ変換動作を行って
いる、いないに関わらず、Ａ／Ｄ変換要求トリガを受け
付け、すべてのＡ／Ｄ変換要求トリガに対応するＡ／Ｄ
変換動作をおこなうようにすることである。
いる、いないに関わらず、Ａ／Ｄ変換要求トリガを受け
付け、すべてのＡ／Ｄ変換要求トリガに対応するＡ／Ｄ
変換動作をおこなうようにすることである。
【００２７】
【課題を解決するための手段】第１の発明は、トリガ信
号を受信するための複数のチャネルを有し、あるチャネ
ルから該トリガ信号を受信するとそのチャネルに対応す
るアナログ入力信号を選択してＡ／Ｄ変換処理を行う逐
次比較型Ａ／Ｄ変換回路において、前記あるチャネルに
対する前記Ａ／Ｄ変換処理中に他のチャネルからトリガ
信号を受信した場合は、前記あるチャネルからのトリガ
信号に対する前記Ａ／Ｄ変換処理終了後に前記他のチャ
ネルからのトリガ信号に対する前記Ａ／Ｄ変換処理を行
うことを特徴とする。
号を受信するための複数のチャネルを有し、あるチャネ
ルから該トリガ信号を受信するとそのチャネルに対応す
るアナログ入力信号を選択してＡ／Ｄ変換処理を行う逐
次比較型Ａ／Ｄ変換回路において、前記あるチャネルに
対する前記Ａ／Ｄ変換処理中に他のチャネルからトリガ
信号を受信した場合は、前記あるチャネルからのトリガ
信号に対する前記Ａ／Ｄ変換処理終了後に前記他のチャ
ネルからのトリガ信号に対する前記Ａ／Ｄ変換処理を行
うことを特徴とする。
【００２８】また、第２の発明は、第１の発明において
前記あるチャネルからのトリガ信号と前記他のチャネル
からのトリガ信号を同時に受信した場合は、前記チャネ
ルに対して予め定められた優先順位に従って前記トリガ
信号に対する前記Ａ／Ｄ変換処理を行うことを特徴とす
る。
前記あるチャネルからのトリガ信号と前記他のチャネル
からのトリガ信号を同時に受信した場合は、前記チャネ
ルに対して予め定められた優先順位に従って前記トリガ
信号に対する前記Ａ／Ｄ変換処理を行うことを特徴とす
る。
【００２９】さらに、第３の発明は、第１の発明におい
て前記他のチャネルが複数のチャネルである場合は前記
他のチャネルに対して予め定められた優先順位に従って
前記他のチャネルからの前記トリガ信号に対する前記Ａ
／Ｄ変換処理を行うことを特徴とする。
て前記他のチャネルが複数のチャネルである場合は前記
他のチャネルに対して予め定められた優先順位に従って
前記他のチャネルからの前記トリガ信号に対する前記Ａ
／Ｄ変換処理を行うことを特徴とする。
【００３０】また、第４の発明は、複数のチャネルから
それぞれトリガ信号を受信するコントローラと該チャネ
ルに対応するアナログ入力信号を入力する入力回路とあ
るチャネルから該トリガ信号を受信すると該コントロー
ラの制御に基づき該入力回路によって選択されたそのチ
ャネルに対応するアナログ入力信号をＡ／Ｄ変換処理を
行うＡ／Ｄ変換手段とを備えた逐次比較型Ａ／Ｄ変換回
路において、前記コントローラは前記あるチャネルに対
する前記Ａ／Ｄ変換処理中に他のチャネルからトリガ信
号を受信した場合は前記Ａ／Ｄ変換手段を介して前記あ
るチャネルからのトリガ信号に対する前記Ａ／Ｄ変換処
理を終了後に前記他のチャネルからのトリガ信号に対す
る前記Ａ／Ｄ変換処理を行うことを特徴とする。
それぞれトリガ信号を受信するコントローラと該チャネ
ルに対応するアナログ入力信号を入力する入力回路とあ
るチャネルから該トリガ信号を受信すると該コントロー
ラの制御に基づき該入力回路によって選択されたそのチ
ャネルに対応するアナログ入力信号をＡ／Ｄ変換処理を
行うＡ／Ｄ変換手段とを備えた逐次比較型Ａ／Ｄ変換回
路において、前記コントローラは前記あるチャネルに対
する前記Ａ／Ｄ変換処理中に他のチャネルからトリガ信
号を受信した場合は前記Ａ／Ｄ変換手段を介して前記あ
るチャネルからのトリガ信号に対する前記Ａ／Ｄ変換処
理を終了後に前記他のチャネルからのトリガ信号に対す
る前記Ａ／Ｄ変換処理を行うことを特徴とする。
【００３１】さらに第５の発明は、第４の発明における
前記コントローラは前記あるチャネルからのトリガ信号
と前記他のチャネルからのトリガ信号を同時に受信した
場合は、前記チャネルに対して予め定められた優先順位
に従って前記トリガ信号に対する前記Ａ／Ｄ変換処理を
前記Ａ／Ｄ変換手段を介して行うことを特徴とする。
前記コントローラは前記あるチャネルからのトリガ信号
と前記他のチャネルからのトリガ信号を同時に受信した
場合は、前記チャネルに対して予め定められた優先順位
に従って前記トリガ信号に対する前記Ａ／Ｄ変換処理を
前記Ａ／Ｄ変換手段を介して行うことを特徴とする。
【００３２】さらに、第６の発明は、第４の発明におけ
る前記コントローラは前記他のチャネルが複数のチャネ
ルである場合は前記他のチャネルに対して予め定められ
た優先順位に従って前記他のチャネルからの前記トリガ
信号に対する前記Ａ／Ｄ変換処理を行うことを特徴とす
る。
る前記コントローラは前記他のチャネルが複数のチャネ
ルである場合は前記他のチャネルに対して予め定められ
た優先順位に従って前記他のチャネルからの前記トリガ
信号に対する前記Ａ／Ｄ変換処理を行うことを特徴とす
る。
【００３３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００３４】図１は逐次比較型Ａ／Ｄ変換回路における
本発明のコントローラ２０６の一実施例を示すブロック
図であり、図２は本発明を含む逐次比較型Ａ／Ｄ変換回
路の動作説明図である。
本発明のコントローラ２０６の一実施例を示すブロック
図であり、図２は本発明を含む逐次比較型Ａ／Ｄ変換回
路の動作説明図である。
【００３５】図１において、受付手段１０１は、入力さ
れたトリガ信号を受け付け、保持手段１０２に伝達す
る。この場合、使用したいトリガ本数を、ユーザーがＡ
／Ｄ変換動作設定レジスタ２０７に書き込んでおくと、
受付手段１０１は、指定されたトリガ数のトリガ信号の
み受け付けるように制御する。例えば、３本のトリガを
指定すると、トリガ４を１０２保持手段に伝達せずに、
トリガ１〜３の３系統を１０２保持手段に伝達する。
れたトリガ信号を受け付け、保持手段１０２に伝達す
る。この場合、使用したいトリガ本数を、ユーザーがＡ
／Ｄ変換動作設定レジスタ２０７に書き込んでおくと、
受付手段１０１は、指定されたトリガ数のトリガ信号の
み受け付けるように制御する。例えば、３本のトリガを
指定すると、トリガ４を１０２保持手段に伝達せずに、
トリガ１〜３の３系統を１０２保持手段に伝達する。
【００３６】保持手段１０２では、入力されたトリガ信
号をすべてトリガ保持信号として保持する。優先順位選
択手段１０３では、保持されているトリガ保持信号を、
優先順位の高い順に保持トリガ信号１０４として出力す
る。
号をすべてトリガ保持信号として保持する。優先順位選
択手段１０３では、保持されているトリガ保持信号を、
優先順位の高い順に保持トリガ信号１０４として出力す
る。
【００３７】Ａ／Ｄ制御回路１０５では、Ａ／Ｄ変換動
作が終了するごとに、選択された保持トリガ信号１０４
を確認し、トリガが保持されていれば、そのトリガに対
応するチャネルのＡ／Ｄ変換を開始する。Ａ／Ｄ変換を
開始したら、開始したチャネルのトリガ保持信号をクリ
アするクリア信号１０６を保持手段１０２に送る。尚、
Ａ／Ｄ制御回路１０５の逐次比較型Ａ／Ｄ変換回路にお
ける入力回路２０１、コンパレータ＆Ｄ／Ａ変換器２０
３、ＳＡＲ２０４、Ａ／Ｄ変換動作設定レジスタ２０７
に対するインタフエースは、従来技術と同じである。
作が終了するごとに、選択された保持トリガ信号１０４
を確認し、トリガが保持されていれば、そのトリガに対
応するチャネルのＡ／Ｄ変換を開始する。Ａ／Ｄ変換を
開始したら、開始したチャネルのトリガ保持信号をクリ
アするクリア信号１０６を保持手段１０２に送る。尚、
Ａ／Ｄ制御回路１０５の逐次比較型Ａ／Ｄ変換回路にお
ける入力回路２０１、コンパレータ＆Ｄ／Ａ変換器２０
３、ＳＡＲ２０４、Ａ／Ｄ変換動作設定レジスタ２０７
に対するインタフエースは、従来技術と同じである。
【００３８】以下に、本発明を含む逐次比較型Ａ／Ｄ変
換回路の動作を、図１及び図２を参照しつつ、トリガが
２つの場合（トリガ１，トリガ２）について説明する。
換回路の動作を、図１及び図２を参照しつつ、トリガが
２つの場合（トリガ１，トリガ２）について説明する。
【００３９】まず、トリガ１についてＣＨ１トリガ３−
１が入力されると、保持手段１０２によりトリガ保持信
号４−１が保持され、Ａ／Ｄ制御回路１０５はＣＨ１デ
ータ１−１のＡ／Ｄ変換動作を開始する。そして、ＣＨ
１データ１−１のＡ／Ｄ変換動作開始後、クリア信号１
０６により、ＣＨ１トリガ保持信号４−１をクリアす
る。このＣＨ１データ１−１のＡ／Ｄ変換動作中にＣＨ
２トリガ５−１が入力されると、ＣＨ２トリガ５−１に
よるＣＨ２トリガ保持信号６−１は保持され、ＣＨ１デ
ータ１−１のＡ／Ｄ変換動作は中断されない。ＣＨ１デ
ータ１−１のＡ／Ｄ変換動作が終了すると、Ａ／Ｄ制御
回路１０５は優先順位選択手段１０３を介してトリガ保
持信号を優先順位の高い順から確認し、ＣＨ２トリガ保
持信号６−１が保持されているので、ＣＨ２データ２−
１のＡ／Ｄ変換動作を開始するとともに、ＣＨ２トリガ
保持信号６−１をクリアする（Ａ点）。
１が入力されると、保持手段１０２によりトリガ保持信
号４−１が保持され、Ａ／Ｄ制御回路１０５はＣＨ１デ
ータ１−１のＡ／Ｄ変換動作を開始する。そして、ＣＨ
１データ１−１のＡ／Ｄ変換動作開始後、クリア信号１
０６により、ＣＨ１トリガ保持信号４−１をクリアす
る。このＣＨ１データ１−１のＡ／Ｄ変換動作中にＣＨ
２トリガ５−１が入力されると、ＣＨ２トリガ５−１に
よるＣＨ２トリガ保持信号６−１は保持され、ＣＨ１デ
ータ１−１のＡ／Ｄ変換動作は中断されない。ＣＨ１デ
ータ１−１のＡ／Ｄ変換動作が終了すると、Ａ／Ｄ制御
回路１０５は優先順位選択手段１０３を介してトリガ保
持信号を優先順位の高い順から確認し、ＣＨ２トリガ保
持信号６−１が保持されているので、ＣＨ２データ２−
１のＡ／Ｄ変換動作を開始するとともに、ＣＨ２トリガ
保持信号６−１をクリアする（Ａ点）。
【００４０】同様な繰り返しで、ＣＨ１データ１−２の
Ａ／Ｄ変換動作中に、ＣＨ１トリガ３−３とＣＨ２トリ
ガ５−２が同時に入力された場合には、ＣＨ１トリガ保
持信号４−３およびＣＨ２トリガ保持信号６−２の様に
両方のトリガとも保持される。ＣＨ１データ１−２のＡ
／Ｄ変換動作終了後、Ａ／Ｄ制御回路１０５は優先順位
選択手段１０３によりトリガ保持信号を優先順位の高い
順から確認し、この場合はＣＨ１トリガ信号の方が優先
順位が高いため、ＣＨ１データ１−３のＡ／Ｄ変換動作
を開始する。このＣＨ１データ１−３のＡ／Ｄ変換動作
が開始されたため、ＣＨ１トリガ保持信号４−３は、ク
リアされる（Ｂ点）。ＣＨ２トリガ保持信号６−２は、
Ａ／Ｄ変換動作が開始されていないため、クリアされず
にそのまま保持される。ＣＨ１データ１−３のＡ／Ｄ変
換終了後、ＣＨ２トリガ保持信号６−２が保持されてい
るので、ＣＨ２データ２−２のＡ／Ｄ変換動作を開始す
る。
Ａ／Ｄ変換動作中に、ＣＨ１トリガ３−３とＣＨ２トリ
ガ５−２が同時に入力された場合には、ＣＨ１トリガ保
持信号４−３およびＣＨ２トリガ保持信号６−２の様に
両方のトリガとも保持される。ＣＨ１データ１−２のＡ
／Ｄ変換動作終了後、Ａ／Ｄ制御回路１０５は優先順位
選択手段１０３によりトリガ保持信号を優先順位の高い
順から確認し、この場合はＣＨ１トリガ信号の方が優先
順位が高いため、ＣＨ１データ１−３のＡ／Ｄ変換動作
を開始する。このＣＨ１データ１−３のＡ／Ｄ変換動作
が開始されたため、ＣＨ１トリガ保持信号４−３は、ク
リアされる（Ｂ点）。ＣＨ２トリガ保持信号６−２は、
Ａ／Ｄ変換動作が開始されていないため、クリアされず
にそのまま保持される。ＣＨ１データ１−３のＡ／Ｄ変
換終了後、ＣＨ２トリガ保持信号６−２が保持されてい
るので、ＣＨ２データ２−２のＡ／Ｄ変換動作を開始す
る。
【００４１】また、ＣＨ１データ１−３のＡ／Ｄ変換動
作終了前（ＣＨ２トリガ信号保持中）にＣＨ１トリガ信
号が入力された場合には、このＣＨ１トリガ信号も保持
され、ＣＨ１データ１−３のＡ／Ｄ変換終了後には、Ｃ
Ｈ１、ＣＨ２ともにトリガが保持されているため、優先
順位の高いＣＨ１のＡ／Ｄ変換動作を開始する。
作終了前（ＣＨ２トリガ信号保持中）にＣＨ１トリガ信
号が入力された場合には、このＣＨ１トリガ信号も保持
され、ＣＨ１データ１−３のＡ／Ｄ変換終了後には、Ｃ
Ｈ１、ＣＨ２ともにトリガが保持されているため、優先
順位の高いＣＨ１のＡ／Ｄ変換動作を開始する。
【００４２】尚、従来の技術で用いられているトリガモ
ードを、本発明の動作モードと併せて回路内に存在さ
せ、ユーザが任意に選択するようにすることが出来るこ
とは言うまでもない。
ードを、本発明の動作モードと併せて回路内に存在さ
せ、ユーザが任意に選択するようにすることが出来るこ
とは言うまでもない。
【００４３】
【発明の効果】以上説明したように、本発明により、逐
次比較型Ａ／Ｄ変換回路においてＡ／Ｄ変換動作中に他
のＡ／Ｄ変換要求トリガが入力されても、Ａ／Ｄ変換動
作が中断したり、入力された他のＡ／Ｄ変換要求トリガ
が無視されることが無くなり、要求に対応したすべての
チャネルのＡ／Ｄ変換結果を得ることができ、逐次比較
型Ａ／Ｄ変換回路の性能が向上するという効果がある。
次比較型Ａ／Ｄ変換回路においてＡ／Ｄ変換動作中に他
のＡ／Ｄ変換要求トリガが入力されても、Ａ／Ｄ変換動
作が中断したり、入力された他のＡ／Ｄ変換要求トリガ
が無視されることが無くなり、要求に対応したすべての
チャネルのＡ／Ｄ変換結果を得ることができ、逐次比較
型Ａ／Ｄ変換回路の性能が向上するという効果がある。
【図１】逐次比較型Ａ／Ｄ変換回路における本発明のコ
ントローラ２０６の一実施例を示すブロック図である。
ントローラ２０６の一実施例を示すブロック図である。
【図２】本発明を含む逐次比較型Ａ／Ｄ変換回路の動作
説明図である。
説明図である。
【図３】従来から一般的に使われている、マイコンにお
ける逐次比較型Ａ／Ｄ変換器のブロック図である。
ける逐次比較型Ａ／Ｄ変換器のブロック図である。
【図４】従来の逐次変換型Ａ／Ｄ変換回路におけるコン
パレータ＆Ｄ／Ａ変換器２０３の動作説明図である。
パレータ＆Ｄ／Ａ変換器２０３の動作説明図である。
【図５】従来の逐次変換型Ａ／Ｄ変換回路におけるコン
トローラ２０６の一例を示す構成図である。
トローラ２０６の一例を示す構成図である。
【図６】従来の逐次比較型Ａ／Ｄ変換器の中断型トリガ
モードにおける動作説明図である。
モードにおける動作説明図である。
【図７】従来の逐次比較型Ａ／Ｄ変換器の拒絶型トリガ
モードにおける動作説明図である。
モードにおける動作説明図である。
１０１ 受付手段 １０２ 保持手段 １０３ 優先順位選択手段 １０４ 保持トリガ信号 １０５ Ａ／Ｄ制御回路 １０６ クリア信号 ２０１ 入力回路 ２０２ サンプル＆ホールド回路 ２０３ コンパレータ＆Ｄ／Ａ変換器 ２０４ ＳＡＲ ２０５ 変換結果格納レジスタ ２０６ コントローラ ２０７ レジスタ ２０８ ＣＰＵ内部バス ３０１ 選択手段 ３０２ 選択されたトリガ信号 ３０３ Ａ／Ｄ制御回路
Claims (6)
- 【請求項１】 トリガ信号を受信するための複数のチャ
ネルを有し、あるチャネルから該トリガ信号を受信する
とそのチャネルに対応するアナログ入力信号を選択して
Ａ／Ｄ変換処理を行う逐次比較型Ａ／Ｄ変換回路におい
て、前記あるチャネルに対する前記Ａ／Ｄ変換処理中に
他のチャネルからトリガ信号を受信した場合は、前記あ
るチャネルからのトリガ信号に対する前記Ａ／Ｄ変換処
理終了後に前記他のチャネルからのトリガ信号に対する
前記Ａ／Ｄ変換処理を行うことを特徴とする逐次比較型
Ａ／Ｄ変換回路。 - 【請求項２】 前記あるチャネルからのトリガ信号と前
記他のチャネルからのトリガ信号を同時に受信した場合
は、前記チャネルに対して予め定められた優先順位に従
って前記トリガ信号に対する前記Ａ／Ｄ変換処理を行う
ことを特徴とする請求項１記載の逐次比較型Ａ／Ｄ変換
回路。 - 【請求項３】 前記他のチャネルが複数のチャネルであ
る場合は前記他のチャネルに対して予め定められた優先
順位に従って前記他のチャネルからの前記トリガ信号に
対する前記Ａ／Ｄ変換処理を行うことを特徴とする請求
項１記載の逐次比較型Ａ／Ｄ変換回路。 - 【請求項４】 複数のチャネルからそれぞれトリガ信号
を受信するコントローラと該チャネルに対応するアナロ
グ入力信号を入力する入力回路とあるチャネルから該ト
リガ信号を受信すると該コントローラの制御に基づき該
入力回路によって選択されたそのチャネルに対応するア
ナログ入力信号をＡ／Ｄ変換処理を行うＡ／Ｄ変換手段
とを備えた逐次比較型Ａ／Ｄ変換回路において、前記コ
ントローラは前記あるチャネルに対する前記Ａ／Ｄ変換
処理中に他のチャネルからトリガ信号を受信した場合は
前記Ａ／Ｄ変換手段を介して前記あるチャネルからのト
リガ信号に対する前記Ａ／Ｄ変換処理を終了後に前記他
のチャネルからのトリガ信号に対する前記Ａ／Ｄ変換処
理を行うことを特徴とする逐次比較型Ａ／Ｄ変換回路。 - 【請求項５】 前記コントローラは前記あるチャネルか
らのトリガ信号と前記他のチャネルからのトリガ信号を
同時に受信した場合は、前記チャネルに対して予め定め
られた優先順位に従って前記トリガ信号に対する前記Ａ
／Ｄ変換処理を前記Ａ／Ｄ変換手段を介して行うことを
特徴とする請求項４記載の逐次比較型Ａ／Ｄ変換回路。 - 【請求項６】 前記他のチャネルが複数のチャネルであ
る場合は前記コントローラは前記他のチャネルに対して
予め定められた優先順位に従って前記他のチャネルから
の前記トリガ信号に対する前記Ａ／Ｄ変換処理を行うこ
とを特徴とする請求項４記載の逐次比較型Ａ／Ｄ変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32853796A JPH10173526A (ja) | 1996-12-09 | 1996-12-09 | 逐次比較型ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32853796A JPH10173526A (ja) | 1996-12-09 | 1996-12-09 | 逐次比較型ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173526A true JPH10173526A (ja) | 1998-06-26 |
Family
ID=18211402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32853796A Pending JPH10173526A (ja) | 1996-12-09 | 1996-12-09 | 逐次比較型ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10173526A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013191976A (ja) * | 2012-03-13 | 2013-09-26 | Renesas Electronics Corp | 集積回路 |
| JP2017077020A (ja) * | 2016-12-20 | 2017-04-20 | ルネサスエレクトロニクス株式会社 | 集積回路 |
| US10249279B1 (en) | 2017-09-22 | 2019-04-02 | Casio Computer Co., Ltd. | D/A converter, electronic musical instrument, information processing device and D/A conversion method |
-
1996
- 1996-12-09 JP JP32853796A patent/JPH10173526A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013191976A (ja) * | 2012-03-13 | 2013-09-26 | Renesas Electronics Corp | 集積回路 |
| JP2017077020A (ja) * | 2016-12-20 | 2017-04-20 | ルネサスエレクトロニクス株式会社 | 集積回路 |
| US10249279B1 (en) | 2017-09-22 | 2019-04-02 | Casio Computer Co., Ltd. | D/A converter, electronic musical instrument, information processing device and D/A conversion method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990330 |