JP2996132B2 - 優先順位スケジューリング回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、優先順位スケジューリ
ング回路に関し、特にバス要求等の信号の処理中に発生
した他の信号に対しても、信号の発生した順に優先順位
を与える優先順位スケジューリング回路に関する。

【０００２】

【従来の技術】従来のバス要求信号の優先処理を行なう
装置としては、例えば、特開昭６２−２６３５５７号公
報に開示される「バスアービトレーション制御方式」が
存在する。このバスアービトレーション制御方式は、１
つのバスに複数のアダプタ等のバス使用装置が接続され
ているシステムにおけるバス使用要求の優先処理を行な
うものである。

【０００３】このバスアービトレーション制御方式は、
図３に示すように、バス要求信号のサンプリングを行な
うサンプリングレジスタ３１と、要求信号の有無をチェ
ックする要求信号チェック回路３２と、サンプリングレ
ジスタ３１を制御するＡＮＤゲート３３と、要求信号に
対して優先順位に従ってバス要求許可信号を与える優先
順位チェック回路３４と、優先順位チェック回路３４で
使用する優先順位を循環させる優先順位循環回路３５と
で構成されている。

【０００４】上記バスアービトレーション制御方式にお
いては、サンプリングレジスタ３１がクロック信号によ
ってバス要求信号をサンプリングし、バス要求信号があ
った場合、優先順位チェック回路３４によって、所定の
優先順に従って各バス要求信号に対してバス許可信号を
与える。

【０００５】

【発明が解決しようとする課題】しかし、上述した従来
のバスアービトレーション制御方式では、バス要求信号
をサンプリング処理していることからサンプリングの基
準となるクロック信号が必要となるが、バス要求信号の
発生順位を正確に把握し、かつ速やかに応答するために
は、クロック信号の周波数を十分に大きくする必要があ
り、このためにハードウェアの規模が増大する欠点があ
った。さらに、バス要求信号の受付処理中に、さらに他
のバス要求信号が発生した場合、待ち時間なく順番に優
先順位を与えようとすると、要求信号のサンプリング手
段と要求信号に対して優先順位に従って許可信号を与え
る優先順位チェック回路の処理速度を高めるために大規
模かつ複雑なハードウェア構成が必要になるといった問
題点があった。

【０００６】本発明は、上記従来の欠点を解消し、回路
構成が簡単でかつ小さい回路規模で実現することのでき
る優先順位スケジューリング回路を提供することを目的
とする。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の優先順位スケジューリング回路は、複数の
要求入力信号に対応して設けられた抵抗とコンデンサか
らなる複数の積分回路と、前記積分回路のコンデンサの
充電電圧を互いに比較し、電圧の大きい前記要求入力信
号に応じて正又は負の信号を出力する複数のコンパレー
タと、前記コンパレータの複数の出力信号のうち１つを
そのまま入力し、他の１つをインバータを介して入力
し、該入力した信号が共に正の時に前記要求入力信号に
時間的な優先順位が付られた優先順位付き信号として出
力するゲート回路とを備え、前記ゲート回路から出力さ
れる優先順位付き信号の受け付け処理によって出力され
る受け付け許可信号によって前記コンデンサの電荷を放
電するバッファを、前記積分回路ごとに設ける構成とし
ている。

【０００８】また、他の態様では、前記コンパレータ
は、複数の前記要求入力信号から２ずつ取り出す組み合
わせで決まる２つの要求入力信号による前記コンデンサ
の充電電圧を比較し、一方の要求入力信号による前記コ
ンデンサの充電電圧が大きい場合に正の信号を出力し、
他方の要求入力信号による前記コンデンサの充電電圧が
大きい場合に負の信号を出力する構成としている。

【０００９】また、他の好ましい態様では、前記ゲート
回路は、一つのコンパレータの出力を一方の入力に入力
し、他のコンパレータの出力の反転信号を他方の入力と
するＡＮＤゲートで構成される。

【００１０】上記の目的を達成するため、本発明の優先
順位スケジューリング回路は、複数の要求入力信号に対
応して設けられた抵抗とコンデンサからなる複数の積分
回路と、前記積分回路のコンデンサに充電電圧を互いに
比較し、電圧の大きい前記要求入力信号に応じて正又は
負の信号を出力する複数のコンパレータと、前記コンパ
レータの複数の出力を互いに入力し、前記コンパレータ
の出力が共に正の時に前記要求入力信号に時間的な優先
順位が付けられた優先順位付き信号として出力するゲー
ト回路とを備え、前記コンパレータは、複数の入力信号
から２ずつ取り出す組み合わせで決まる２つの前記要求
入力信号による前記コンデンサの充電電圧を比較し、一
方の要求入力信号による前記コンデンサの充電電圧が大
きい場合に正の信号を出力し、他方の要求入力信号によ
る前記コンデンサの充電電圧が大きい場合に負の信号を
出力し、前記ゲート回路は、一つのコンパレータの出力
を一方の入力に入力し、他のコンパレータの出力の反転
信号を他方の入力とするＡＮＤゲートで構成され、前記
ゲート回路から出力される優先順位付き信号の受け付け
処理によって出力される受け付け許可信号によって前記
コンデンサの電荷を放電するバッファを、前記積分回路
ごとに設ける構成としている。

【００１１】

【作 用】本発明によれば、複数の入力信号が入力する
ことによって、各積分回路のコンデンが充電されると、
コンデンサの充電電圧が互いにコンパレータによって比
較される。コンパレータは、複数の入力信号から２ずつ
取り出す組み合わせで決まる２つの入力信号によるコン
デンサの充電電圧を比較し、一方の入力信号によるコン
デンサの充電電圧が大きい場合に正の信号を出力し、他
方の入力信号によるコンデンサの充電電圧が大きい場合
に負の信号を出力する。一つのコンパレータの出力と、
他のコンパレータの出力の反転信号がＡＮＤゲートに入
力され、ＡＮＤゲートの入力が共に正となった時に、対
応する入力信号の優先順位付き信号が出力される。

【００１２】

【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。図１は本発明の一実施例による優先
順位スケジューリング回路の回路構成図である。

【００１３】本実施例の優先順位スケジューリング回路
は、入力する３つの信号に対して優先順位をつける構成
であり、抵抗１１，２１，３１と、コンデンサ１２，２
２，３２と、バッファ１３，２３，３３と、コンパレー
タ１４，２４，３４と、ＡＮＤゲート１５，２５，３５
と、インバータ１６，２６，３６と、優先順位をつける
信号の入力端子１７，２７，３７及び優先順位をつけた
信号の出力端子１８，２８，３８とで構成される。

【００１４】信号Ａが入力する入力端子１７は、抵抗１
１の一方の端子に接続され、抵抗１１の他方の端子がコ
ンデンサ１２とバッファ１３とコンパレータ１４及び３
４に図示のように接続される。また、コンパレータ１４
の出力は、ＡＮＤゲート１５の一方の入力に接続される
と共に、インバータ１６を介してＡＮＤゲート２５の一
方の入力に接続される。そして、ＡＮＤゲート１５の出
力が出力端子１８に接続される。

【００１５】信号Ｂが入力する入力端子２７は、抵抗２
１の一方の端子に接続され、抵抗２１の他方の端子がコ
ンデンサ２２とバッファ２３とコンパレータ２４及び１
４に図示のように接続される。また、コンパレータ２４
の出力は、ＡＮＤゲート２５の一方の入力に接続される
と共に、インバータ２６を介してＡＮＤゲート３５の一
方の入力に接続される。そして、ＡＮＤゲート２５の出
力が出力端子２８に接続される。

【００１６】信号Ｃが入力する入力端子３７は、抵抗３
１の一方の端子に接続され、抵抗３１の他方の端子がコ
ンデンサ２３とバッファ３３とコンパレータ３４及び２
４に図示のように接続される。また、コンパレータ３４
の出力は、ＡＮＤゲート３５の一方の入力に接続される
と共に、インバータ３６を介してＡＮＤゲート１５の一
方の入力に接続される。そして、ＡＮＤゲート３５の出
力が出力端子３８に接続される。

【００１７】また、バッファ１３，２３，３３には、そ
れぞれバス許可信号Ａｐ，Ｂｐ，Ｃｐが制御信号として
入力する。バッファ１３，２３，３３は、通常の状態で
はディセーブルの状態であるが、このバス許可信号Ａ
Ｐ，ＢＰ，ＣＰが入力することにより、イネーブル状態
となる。

【００１８】次に、上記のように構成される本実施例に
よる優先順位スケジューリング回路の動作について説明
する。

【００１９】入力端子１７から入力する信号Ａ（バス要
求信号や割込要求信号等）により抵抗１１を介してコン
デンサ１２が充電される。同様にして、入力端子２７か
ら入力する信号Ｂにより抵抗２１を介してコンデンサ２
２が充電される。また、入力端子３７から入力する信号
Ｃにより抵抗３１を介してコンデンサ３２が充電され
る。

【００２０】コンパレータ１４は、信号ＴＡと信号ＴＢ
を比較する。すなわち、コンデンサ１２及びコンデンサ
２２に充電された電荷に応じた電圧を比較する。ここ
で、仮に信号Ａによるコンデンサ１２の充電時間が信号
Ｂによるコンデンサ２２の充電時間より長い場合、コン
デンサ１２の電荷に応じた電圧の方が大きくなるので、
コンパレータ１４は比較の結果正の電圧を出力する。逆
に、信号Ｂによるコンデンサ２２の充電時間の方が長い
場合には、コンパレータ１４は負の電圧を出力する。

【００２１】同様にして、コンパレータ２４は、信号Ｔ
Ｂと信号ＴＣ、すなわち、信号Ｂによって充電されたコ
ンデンサ２２の電荷に応じた電圧と信号Ｃによって充電
されたコンデンサ３２の電荷に応じた電圧を比較し、正
又は負の電圧を出力する。すなわち、コンパレータ２４
は、コンデンサ２２とコンデンサ３２の充電時間を比較
する。コンパレータ３４は、信号ＴＣと信号ＴＡ、すな
わち、信号Ｃによるコンデンサ３２と信号Ａによるコン
デンサ１２の充電時間を比較して、正又は負の電圧を出
力する。

【００２２】ここで、ＡＮＤゲート１５は、コンパレー
タ１４の出力が正であり、かつコンパレータ３４の出力
が負でインバータ３６の出力が正のときのみに正の信号
Ａ−１を出力する。ＡＮＤゲート１５が優先順位付きの
信号Ａ−１を出力する場合とは、コンパレータ１４にお
いて信号Ａによる充電時間が信号Ｂよりも長く、かつコ
ンパレータ３４において信号Ａによる充電時間が信号Ｃ
よりも長い場合であり、信号Ａの立ち上がりが信号Ｂ及
び信号Ｃよりも早いことを意味している。

【００２３】優先順位付きの信号Ａ−１に対して出力さ
れるバス許可信号ＡＰによってバッファ１３がアクティ
ブとなり、コンデンサ１２に充電された電荷が放電され
て、次のバス要求信号Ａに備える。同様にして、優先順
位付きの信号Ｂ−１，Ｃ−１に対して出力されるバス許
可信号ＢＰ、ＣＰによってバッファ２３、３３がアクテ
ィブになり、コンデンサ２２、２３の電荷が放電され
る。

【００２４】ここで、時間的に重なった状態で信号Ａと
信号Ｂが入力した場合の動作例について図２を参照して
説明する。なお、ここでは、信号Ｃについては入力され
ていないものとする。

【００２５】信号Ａと信号Ｂによってコンデンサ１２と
コンデンサ２２が充電されるが、ここでは、信号Ａの方
が入力が早いので、信号Ａによる充電時間の方が長くな
る。従って、コンパレータ１４の比較の結果、コンデン
サ１２の電荷に応じた電圧の方が大きくなるので、コン
パレータ１４から正の電圧信号がＡＮＤゲート１５に出
力される。

【００２６】また、コンパレータ３４によってコンデン
サ１２とコンデンサ３２の電圧が比較されるが、ここで
は、コンデンサ３２は充電されていないので、コンパレ
ータ３４からは負の電圧が出力される。さらに、コンパ
レータ２４によってコンデンサ２２とコンデンサ３２の
電圧が比較されるが、同様に、コンデンサ３２は充電さ
れていないので、コンパレータ２４からは正の電圧が出
力される。

【００２７】ＡＮＤゲート１５の他方の入力には、コン
パレータ３４からの信号がインバータ３６によって反転
されて入力される。ここでは、コンパレータ３４の出力
が負なので、ＡＮＤゲート１５の他方の入力には、正の
信号が入力する。従って、コンパレータ１４とインバー
タ３６から正の信号が入力するので、ＡＮＤゲート１５
から優先順位付きの信号Ａ−１が出力される。

【００２８】この時点で、ＡＮＤゲート２５の一方の入
力には、コンパレータ２４からの正の信号が入力され、
かつ他方の入力には、コンパレータ１４からの正の信号
がインバータ１６で反転されて負の信号が入力される。
従って、ＡＮＤゲート２５からは、信号Ｂ−１は出力さ
れない。

【００２９】優先順位付きの信号Ａ−１の受け付け処理
後に、バス許可信号ＡＰが出力されると、バッファ１３
がアクディブになり、コンデンサ１２の電荷が放電され
る。これにより、コンパレータ１４において、コンデン
サ２２の電圧の方が大きくなるので、コンパレータ１４
から負の信号が出力される。この結果、ＡＮＤゲート２
５には、コンパレータ２４からの正の信号と、コンパレ
ータ１４からの負の信号をインバータ１６で反転した正
の信号が入力される。これにより、ＡＮＤゲート２５か
ら優先順位付きの信号Ｂ−１が出力される。

【００３０】図２にから分かるように、時間的に重なっ
た状態で信号Ａと信号Ｂが入力した場合、時間的な優先
順位が付けられた信号Ａ−１と信号Ｂ−１が出力されて
いるのことが分かる。

【００３１】以上好ましい実施例をあげて本発明を説明
したが、本発明は必ずしも上記実施例に限定されるもの
ではない。例えば、図示の実施例では、入力信号が３入
力の構成を説明したが、２入力以上であれば、入力する
信号の数は任意に設定することが可能である。

【００３２】

【発明の効果】以上説明したように本発明の優先順位ス
ケジューリング回路によれば、簡単な構成かつ小さい回
路規模で、バス要求信号や割り込み信号等に対して、続
いて複数の信号が入力した場合でも優先順位付けを行な
うことができるようになる。

【図面の簡単な説明】

【図１】 本発明の一実施例による優先順位スケジュー
リング回路の構成を示す回路図である。

【図２】 図１の実施例によるスケジューリング動作例
を示す信号波形図である。

【図３】 従来のバス要求信号の優先処理を行なう装置
の構成を示す図である。

【符号の説明】

１１，２１，３１ 抵抗 １２，２２，３２ コンデンサ １３，２３，３３ バッファ １４，２４，３４ コンパレータ １５，２５，３５ ＡＮＤゲート １６，２６，３６ インバータ Ａ，Ｂ，Ｃ 入力信号 Ａ−１，Ｂ−１，Ｃ−１ 優先順位付き信号 ＡＰ，ＢＰ，ＣＰ バス許可信号

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 複数の要求入力信号に対応して設けられ
   た抵抗とコンデンサからなる複数の積分回路と、 前記積分回路のコンデンサの充電電圧を互いに比較し、
   電圧の大きい前記要求入力信号に応じて正又は負の信号
   を出力する複数のコンパレータと、 前記コンパレータの複数の出力信号のうち１つをそのま
   ま入力し、他の１つをインバータを介して入力し、該入
   力した信号が共に正の時に前記要求入力信号に時間的な
   優先順位が付けられた優先順位付き信号として出力する
   ゲート回路とを備え、前記ゲート回路から出力される優先順位付き信号の受け
   付け処理によって出力される受け付け許可信号によって
   前記コンデンサの電荷を放電するバッファを、前記積分
   回路ごとに設ける ことを特徴とする優先順位スケジュー
   リング回路。
2. 【請求項２】 前記コンパレータは、複数の前記要求入
   力信号から２ずつ取り出す組み合わせで決まる２つの要
   求入力信号による前記コンデンサの充電電圧を比較し、
   一方の要求入力信号による前記コンデンサの充電電圧が
   大きい場合に正の信号を出力し、他方の要求入力信号に
   よる前記コンデンサの充電電圧が大きい場合に負の信号
   を出力することを特徴とする請求項１に記載の優先順位
   スケジューリング回路。
3. 【請求項３】 前記ゲート回路は、一つのコンパレータ
   の出力を一方の入力に入力し、他のコンパレータの出力
   の反転信号を他方の入力とするＡＮＤゲートで構成され
   ることを特徴とする請求項１又は２に記載の優先順位ス
   ケジューリング回路。
4. 【請求項４】 複数の要求入力信号に対応して設けられ
   た抵抗とコンデンサからなる複数の積分回路と、 前記積分回路のコンデンサに充電電圧を互いに比較し、
   電圧の大きい前記要求入力信号に応じて正又は負の信号
   を出力する複数のコンパレータと、 前記コンパレータの複数の出力を互いに入力し、前記コ
   ンパレータの出力が共に正の時に前記要求入力信号に時
   間的な優先順位が付けられた優先順位付き信号として出
   力するゲート回路とを備え、 前記コンパレータは、複数の入力信号から２ずつ取り出
   す組み合わせで決まる２つの前記要求入力信号による前
   記コンデンサの充電電圧を比較し、一方の要求入力信号
   による前記コンデンサの充電電圧が大きい場合に正の信
   号を出力し、他方の要求入力信号による前記コンデンサ
   の充電電圧が大きい場合に負の信号を出力し、 前記ゲート回路は、一つのコンパレータの出力を一方の
   入力に入力し、他のコンパレータの出力の反転信号を他
   方の入力とするＡＮＤゲートで構成され、 前記ゲート回路から出力される優先順位付き信号の受け
   付け処理によって出力される受け付け許可信号によって
   前記コンデンサの電荷を放電するバッファを、前記積分
   回路ごとに設けることを特徴とする優先順位スケジュー
   リング回路。