JPH01112823A - Ａ／ｄ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 複数のアナログ信号を１個のＡ／Ｄ変換器を使用してＡ
／Ｄ変換することを可能とするＡ／Ｄ変換回路である。

〔従来の技術］ −Ｃのコンピュータ回路において複数のアナログ信号が
使用される場合は、各アナログ信号をＡ／Ｄ変換する周
期は２ｎ倍になるように選択されている。要するに、重
み付けがされている（周期の短い方が重みが大きい）。

たり、Ａ／Ｄ変換器がＡ／Ｄ変換動作を実行するには、
ｌＯ〜２０μｓを必要とすることが一般でありＪＡ／Ｄ
変換器Ａ／ＤはＣＰＵ等外部から与えられる変換開始信
号ＴをもってＡ／Ｄ変換動作を開始し、Ａ／Ｄ変換動作
が終了すると、Ａ／Ｄ変喚器Ａ／ＤはＡ／Ｄ変換動作終
了信号ＥをＣＰＵ等に発し、ＣＰＵ等はこのＡ／Ｄ変換
動作終了信号已に応答して、ディジタル信号読み出し信
号ＲをＡ／Ｄ変換器Ａ／Ｄに与えて、ディジタル信号Ｄ
Ｄを読み出すように構成されている。

上記の前提にもとづいて、複数のアナログ信号１ｏ　、
−，８，、ＩｎをＡ／Ｄ変換する単一のＡ／Ｄ変換器Ａ
／Ｄを含むコンピュータ回路の一例を第２図に示す０図
において、Ｃはクロック信号ＣＬＫを発生するクロック
であり、ＢＣはクロック信号ＣＬＫを分周して周期がク
ロック信号ＣＬＫの周期の２ｎ倍である複数の重み付け
された長周期のクロック信号Ａｏ　、＝、、、、Ａ、、
を発生するバイナリ−カウンタであり、この複数の重み
付けされた長周期のクロック信号Ａａ　１．−、、、Ａ
１は、アナログ信号選択回路Ｓ　（−１９にＣＰＵに含
まれる）に入力される。このアナログ信号選択回路Ｓは
、複数のアナログ信号■。１１０４１、■、の中から現
に必要とするアナログ信号工、を選択してＡ／Ｄ変換器
Ａ／Ｄに入力する。また、ＣＰＵは、Ａ／Ｄ変換器Ａ／
ＤにＡ／Ｄ変換開始信号Ｔを入力し、Ａ／Ｄ変換器Ａ／
Ｄに、上記の選択されたアナログ信号ＩｎをＡ／Ｄ変換
させる。この動作が完了すると、Ａ／Ｄ変換器Ａ／Ｄは
、Ａ／Ｄ変換動作終了信号ＥをＣＰＵ等に与え、これを
受けてＣＰＵは読み出し信号ＲをＡ／Ｄ変換器Ａ／Ｄに
与えて、ディジタル信号ＤＤを読み出す。

そこで、複数個のアナログ信号を、１個のＡ／Ｄ変換器
Ａ／Ｄを使用してＡ／Ｄ変換しようとする場合、重みの
小さいアナログ信号！７のＡ／Ｄ変換動作中に重みの大
きなアナログ信号■１−１のＡ／Ｄ変換動作が必要とな
った場合は、第３図に示すように割り込みがなされる。

その結果、例えば、アナログ信号■、をＡ／Ｄ変換開始
させる変換開始信号Ｔ３によってアナログ信号■、がＡ
／Ｄ変換されている期間に、アナログ信号■２のＡ／Ｄ
変換変換開始信号炉２せられると割り込みがなされ、ア
ナログ信号■２のＡ／Ｄ変換が開始される。さらに、ア
ナログ信号［ｉのＡ／Ｄｉ換実行中実行中ナログ信号１
１のＡ／Ｄ変喚開始信号Ｔ、が発せられると、再び割り
込みがなされ、アナログ信号■１のＡ／Ｄ変換が開始さ
れる。そして、アナログ信号ｌ、のＡ／Ｄ変換が終了す
ると、アナログ信号！、のＡ／Ｄ変換変換終了信号炉１
せられて、アナログ信号■１の変換されたディジタル信
号ＤＤはＣＰＵ等に読み込まれるが、同時に、アナログ
信号１２の変換されたディジタル信号ＤＤも、アナログ
信号■、の変換されたディジクル信号ＤＤも、図にＥ、
、Ｅ、をもって示す時点ではなくＥ＋　をもって図示さ
れる時点に読み込まれることになり、アナログ信号１ｔ
の変換されたディジタル信号ＤＤやアナログ信号！、の
変換されたディジタル信号ＤＤは、誤信号としてＣＰＵ
等に読み込まれることになる。

これを防止するために、Ａ／Ｄ変換動作の実行中には割
り込みを禁止する機能を有するインターラブドマスク手
段が使用されていることが一般である。

〔発明が解決しようとする問題点〕

しかし、インターラブドマスク手段を（吏用すると、Ｃ
ＰＵの利用効率が低下すると言う欠点がある。

本発明の目的は、この欠点を解消することにあり、イン
ターラブドマスク手段を必要とすることなく、複数のア
ナログ信号を単一のＡ／Ｄ変換装置をもって、誤なくＡ
／Ｄ変換しうるＡ／Ｄ変換回路を堤供することにある。

〔問題点を解決するための手段］ 上記の目的は、クロック信号（ＣＬＫ）を発生するクロ
ック信号発生器（Ｃ）と、クロック信号（ＣＬＫ）を分
周して、周期が前記クロック信号（ＣＬＫ）の周期の２
ｎ倍づ＼である複数の長周期クロック信号（Ａ、　１．
、、、、Ａ、）を発生するバイナリ−カウンタ（ＢＣ）
と、前記複数の長周期クロック信号（ＡＯ１，、、、、
Ａ、）を入力されて、「１１信号の期間は前記クロック
信号（ＣＬＫ）の１周期の期間と同一であるが、周期は
、それぞれ、前記クロック信号（ＣＬＫ）の周期の２°
倍であり、前記クロック信号（ＣＬＫ）の１周期に対応
する期間のそれぞれには、それぞれ１個のｒｌ、信号が
存在すること＼なる、複数の制御信号（ＣＯ１，、、、
、Ｃ，、）を出力するコントロールＲＯＭ　（ＣＲ）と
、前記複数の制御信号（ＣＯ−−１−０、Ｃ１１）の組
のそれぞれに応答して、複数のアナログ信号（Ｉｏ　１
．、、、．１．）の一つを選択するマルチプレクサ（Ｍ
）と、このマルチプレクサ（Ｍ）の選択したアナログ信
号Ｉ１１を入力され、前記クロック信号（ＣＬＫ）が遅
延回路（Ｄ）によって遅延されて形成される変換開始信
号（Ｔ）によってＡ／Ｄ変換動作を開始するＡ／Ｄ変換
器（Ａ／Ｄ）と、このＡ／Ｄ変換器（Ａ／Ｄ）のＡ／Ｄ
変換動作終了信号（Ｅ）を入力され、また、前記複数の
制御信号（ＣＯ１，、、、、Ｃ，、）の組のそれぞれを
入力されてＡ／Ｄ変換されるために選択された前記アナ
ログ信号１．の番号を検出し、前記Ａ／Ｄ変換動作終了
信号（Ｅ）に応答して、前記選択されたアナログ信号■
７に対応する割り込み信号１７を読み出し信号（Ｒ）と
して、前記Ａ／Ｄ変換器（Ａ／Ｄ）に与えて、前記Ａ／
Ｄ変換動作によって形成されたディジタル信号（ＤＤ）
を読み出す読み出し信号（Ｒ）を発生する、読み出し信
号発生手段（ＲＲ）とを具備するＡ／Ｄ変喚回路によっ
て達成される。

〔作用〕

上記の欠点（Ａ／Ｄ変換動作の実行中に、割り込みを禁
止するため、インターラブドマスク手段を使用するため
、ＣＰＵの利用率が低下すると言う欠点）は、任意の時
点に割り込み信号の入力が可能とされているからである
。

本発明に係るＡ／Ｄ変換回路においては、現に実行中の
Ａ／Ｄ変換動作の終了信号に応答して、次の割り込み信
号を発生させるようにすれば上記の欠点を防止しうると
の着想を具体化して完成したものであり、上記の欠点は
を効に防止される。

〔実施例〕

以下、図面を参照しつ一１本発明の一実施例に係るＡ／
Ｄ変換回路について、さらに説明する。

第１図参照 Ｃはクロック信号発生器であり、クロック信号ＣＬＫを
発生する。

ＢＣはバイナリ−カウンタであり、クロック信号ＣＬＫ
を分周して、第４図に示すように、周期が前記クロック
信号ＣＬＫの周期の２ｎ倍づ＼である複数の長周期クロ
ック信号Ａｏ　、−−−、、Ａ７を発生する。

ＣＲはコントロールＲＯＭであり、前記複数の長周期ク
ロック信号Ａ、　１．、、、、Ａ、、を入力されて、第
４図に示すように、「１」信号の期間は前記クロック信
号ＣＬＫの１９周期の期間と同一であるが、周期は、そ
れぞれ、前記クロック信号ＣＬＫの周期の２ｎ倍であり
、前記クロック信号ＣＬＫの１周期に対応する期間のそ
れぞれには、それぞれ１個の「ＩＩ倍信号存在すること
＼なる、複数の制御信号Ｃｏ　２．、、、、Ｃ１を出力
する。

Ｍはマルチプレクサであり、前記複数の制御信号Ｃｏ　
１．、、、、Ｃ０の組のそれぞれに応答して、複数のア
ナログ信号１ｏ　、　、、、、、Ｉｎの一つを選訳する
。

Ａ／ＤはＡ／Ｄ変換器であり、マルチプレクサＭの選択
したアナログ信号Ｉｎを入力され、前記クロック信号Ｃ
ＬＫが遅延回路りによって遅延されて形成される変換開
始信号ＴによってＡ／Ｄ変換動作を開始する。

ＲＲは読み出し信号発生手段であり、前記Ａ／Ｄ変換器
Ａ／ＤのＡ／Ｄ変換動作終了信号Ｅを入力され、また、
前記複数の制御信号Ｃ，１，、、、、ｃｏの組のそれぞ
れを入力されてＡ／Ｄ変換されるために選択された前記
アナログ信号１．、の番号を検出し、前記Ａ／Ｄ変換変
換動作終了信号窓答して、前記選択されたアナログ信号
■７に対応する割り込み信号１７を読み出し信号Ｒとし
て、前記Ａ／Ｄ変換器Ａ／Ｄに与えて、前記Ａ／Ｄ変換
動作によって形成されたディジタル信号ＤＤを読み出す
。

［発明の効果〕 以上、説明せるとおり本発明に係るＡ／Ｄ変換回路にお
いては、Ａ／Ｄ変換されるアナログ信号の１つを選択す
る複数の制御信号Ｃｏ　５．、、、、Ｃ７の組の「１」
信号は、第４図に示すように、クロック信号の１周期に
対応する期間のそれぞれには、いづれか１個しか存在し
ないので、第３図に示すように、重みづけの大きいアナ
ログ信号が割り込むことがない。

従って、インターラブドマスク手段を必要とすることな
く、複数のアナログ信号を単一のＡ／Ｄ変換装置をもっ
て、誤りなくＡ／Ｄ変換することができる。要するに、
Ａ／Ｄ変換変換動作終了信号窓答して割り込み信号が発
せられるのであるから、Ａ／Ｄ変換動作中に割り込み信
号が発せられることはなく、インターラブドマスク手段
を使用する必要なく、その結果として、ＣＰＵの利用率
が低下することはない。

【図面の簡単な説明】

第１図は、本発明の一実施例に係るＡ／Ｄ変換回路の構
成図である。 第２図は、従来技術に係るＡ／Ｄ変換回路の構成図であ
る。 第３図は、従来技術に係るＡ／Ｄ変換割り込み動作の説
明図である。 第４図は、本発明の一実施例に係るＡ／Ｄ変換回路の各
種信号のタイムチャートである。 Ｃ・・・・・・・クロック信号発生器、ＢＣ・・・・・
・バイナリ−カウンタ、ＣＲ・・・・・・コントロール
ＲＯＭ。 Ｍ・・・・・・・マルチプレクサ、 Ａ／Ｄ・・・・・Ａ／Ｄ変換器、 Ｄ・・・・・・・遅延回路、 ＲＲ・・・・・・読みだし信号発生手段、ＩＣ・・・・
・・割り込み信号発生器、ＣＰＵ・・・・・計３ｉ機、 Ｓ・・・・・・・アナログ信号選択回路、ＣＬＫ・・・
・・クロック信号、 へ〇１１．八〇　・・・長周期クロック信号、Ｃ０１，
、Ｃ，・・・制御信号、 １．１．、Ｉ、、・・・アナログ信号、”１．０．ｉｎ
　　・・・割り込み信号、Ｅ・・・・・・・Ａ／Ｄｉ：
換動作終了信号、Ｒ・・・・・・・読みだし信号、 Ｔ・・・・・・・Ａ／Ｄ変換開始信号、ＤＤ・・・・・
・ディジタル信号、 Ｅ、、Ｅ、、Ｅ２　　・・Ａ／Ｄ変換動作終了信号、Ｔ
、、Ｔア、　Ｔ　３　　・・Ａ／Ｄ変換開始信号。

Claims (1)

1. 【特許請求の範囲】 クロック信号（ＣＬＫ）を発生するクロック信号発生器
   （Ｃ）と、 クロック信号（ＣＬＫ）を分周して、周期が前記クロッ
   ク信号（ＣＬＫ）の周期の２＾ｎ倍づゝである複数の長
   周期クロック信号（Ａ＿０、．．．．、Ａ＿ｎ）を発生
   するバイナリーカウンタ（ＢＣ）と、該複数の長周期ク
   ロック信号（Ａ＿０、．．．．、Ａ＿ｎ）を入力されて
   、「１」信号の期間は前記クロック信号（ＣＬＫ）の１
   周期の期間と同一であるが、周期は、それぞれ、前記ク
   ロック信号（ＣＬＫ）の周期の２＾ｎ倍であり、前記ク
   ロック信号（ＣＬＫ）の１周期に対応する期間のそれぞ
   れには、それぞれ１個の「１」信号が存在することゝな
   る、複数の制御信号（Ｃ＿０、．．．．、Ｃ＿ｎ）を出
   力するコントロールＲＯＭ（ＣＲ）と、 該複数の制御信号（Ｃ＿０、．．．．、Ｃ＿ｎ）の組の
   それぞれに応答して、複数のアナログ信号（Ｉ＿０、．
   ．．．、Ｉ＿ｎ）の一つを選択するマルチプレクサ（Ｍ
   ）と、 該マルチプレクサ（Ｍ）の選択したアナログ信号Ｉ＿ｎ
   を入力され、前記クロック信号（ＣＬＫ）が遅延回路（
   Ｄ）によって遅延されて形成される変換開始信号（Ｔ）
   によってＡ／Ｄ変換動作を開始するＡ／Ｄ変換器（Ａ／
   Ｄ）と、 該Ａ／Ｄ変換器（Ａ／Ｄ）のＡ／Ｄ変換動作終了信号（
   Ｅ）を入力され、また、前記複数の制御信号（Ｃ＿０、
   ．．．．、Ｃ＿ｎ）の組のそれぞれを入力されてＡ／Ｄ
   変換されるために選択された前記アナログ信号Ｉ＿ｎの
   番号を検出し、前記Ａ／Ｄ変換動作終了信号（Ｅ）に応
   答して、前記選択されたアナログ信号Ｉ＿ｎに対応する
   割り込み信号ｉ＿ｎを読み出し信号（Ｒ）として、前記
   Ａ／Ｄ変換器（Ａ／Ｄ）に与えて、前記Ａ／Ｄ変換動作
   によって形成されたディジタル信号（ＤＤ）を読み出す
   読み出し信号（Ｒ）を発生する、読み出し信号発生手段
   （ＲＲ）と を具備してなることを特徴とするＡ／Ｄ変換回路。