DE4438656C2

DE4438656C2 - Analog-Digital-Wandler

Info

Publication number: DE4438656C2
Application number: DE4438656A
Authority: DE
Inventors: Tatsuya Imakura
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-11-02
Filing date: 1994-10-28
Publication date: 1997-07-10
Anticipated expiration: 2014-10-29
Also published as: US5619201A; JPH07131349A; DE4438656A1

Description

Die Erfindung betrifft einen Analog-Digital-Wandler nach dem Oberbegriff der Ansprüche 1 und 2.

Ein Analog-Digital-Wandler nach dem Oberbegriff der Ansprüche 1 bzw. 2 ist aus der DE 43 05 046 A1 bekannt.

Fig. 1 ist ein Blockschaltbild, welches zur Erläuterung des technischen Gebietes der Erfindung den Aufbau eines Analog-Digital-Wandlers zeigt. Ein die Gruppenauswahlbits b₀, b₁ und b₂ umfassendes Analog- Digital-Steuerregister (nachstehend mit "A/D-Steuerre gister" abgekürzt) 1 ist mit einem Datenbus DB und ferner mit einer Analog-Digital-Steuerschaltung (nachstehend mit "A/D-Steuerschaltung" abgekürzt) 2 verbunden. Die A/D- Steuerschaltung 2 führt Steuerungen aus, wie beispielsweise eine Auswahl von Kanälen, einen Einzelabtastmodus, einen kontinuierlichen Abtastmodus und eine Ausgabe eines Unter brechungssignals. Die Analogeingangsanschlüsse AN₀-AN₇ einer Mehrzahl von Kanälen, die einer Analog-Digital-Um wandlung zu unterziehen sind, sind mit dem einen Eingangs anschluß eines Komparators 7 durch eine Auswahleinrichtung 8 gekoppelt, welche einen der Analogeingangsanschlüsse aus wählt.

Ein Digital-Analog-Wandler (nachstehend mit "D/A-Wandler" abgekürzt) 6, an welchen eine Referenzspannung V_ref und ein Massepotential V_SS gelegt sind, gibt eine Analogspannung V_AN aus. Die Analogspannung V_AN wird dem anderen Eingangsan schluß des Komparators 7 zugeführt. Ein Vergleichsergebnis, welches ein Ausgang des Komparators 7 ist, wird der A/D- Steuerschaltung 2 zugeführt. Die A/D-Steuerschaltung 2 gibt ein Auswahlsignal S_SL zum Auswählen von einer der Analog spannungen und ein Vergleichsergebnis-Signal S_CP aus. Das Auswahlsignal S_SL wird der Auswahleinrichtung 8 und das Ver gleichsergebnis-Signal S_CP wird einem Register zur aufeinan derfolgenden Analog-Digital-Näherung (nachstehend mit "Re gister zur aufeinanderfolgenden A/D-Näherung" bezeichnet) 5 zugeführt. Das Register zur aufeinanderfolgenden A/D-Nähe rung 5 ist mit dem D/A-Wandler 6 und einem Analog-Digital- Abtastdatenregister (nachstehend mit "A/D-Abtastdatenre gister" abgekürzt) 3 verbunden, welches ein Register zum Speichern von jenen Digitalwerten ist, die durch die A/D- Umwandlung in einem Abtastmodus erhalten worden sind.

Das Register zur aufeinanderfolgenden A/D-Näherung 5 ist ferner mit dem Datenbus DB verbunden, so daß Daten in das Register geschrieben und aus ihm ausgelesen werden können. Das A/D-Abtastdatenregister 3 ist mit dem Datenbus DB ver bunden. Immer dann, wenn die A/D-Umwandlung oder die Ab tastoperation beendet ist, wird ein Unterbrechungssignal zur Beendigung der Analog-Digital-Abtastumwandlung (nach stehend mit "A/D-Unterbrechungssignal" abgekürzt) S_A aus gegeben.

Anschließend wird der Betrieb des Analog-Digital-Wandlers unter Bezugnahme auf Fig. 2 beschrieben werden, welche den Inhalt des Abtastmodus zeigt.

Die Anfangsdaten werden dem Register zur aufeinanderfol genden A/D-Näherung 5 durch den Datenbus DB zugeführt und darin eingeschrieben. Die geschriebenen Anfangsdaten werden dann dem D/A-Wandler 6 zugeführt, welcher eine Spannung in folge der Anfangsdaten mit der Referenzspannung V_ref der Reihe nach pegelmäßig vergleicht, um den Digitalwert in eine Analogspannung umzuwandeln. Die umgewandelte Analog spannung V_AN wird dem Kornparator 7 zugeführt.

Im Fall, daß beispielsweise "0", "0" und "0" in das die Gruppenauswahlbits b₀, b₁ und b₂ umfassende A/D-Steuerre gister 1 geschrieben sind, liest die A/D-Steuerschaltung 2 zunächst die Daten der ausgewählten Bits aus. Das A/D- Steuerregister 1 ist derart ausgelegt, daß die Gruppenaus wahlbits b₀, b₁ und b₂ entweder mit den Daten "0" oder "1" versehen werden. Wie in Fig. 2 dargestellt, ist die Ab tastreihenfolge gemäß einer Kombination der Gruppenauswahl bits b₀₁ b₁ und b₂ bestimmt. Im Ergebnis eines Auslesens der Daten ist der Abtastobjektkanal auf denselben Kanal festge legt, und das Auswahlsignal S_SL zum Auswählen beispielsweise des Analogeingangsanschlusses AN₀ wird der Auswahleinrich tung 8 zugeführt. Das bewirkt, daß die Auswahleinrichtung 8 so in Betrieb ist, daß sie den Analogeingangsanschluß AN₀ auswählt, und daß die Analogspannung des ausgewählten Ana logeingangsanschlusses AN₀ dem Komparator 7 zugeführt wird.

Dann vergleicht der Komparator 7 den Pegel der Analogspan nung des Analogeingangsanschlusses AN₀ mit dem Pegel der Analogspannung V_AN. Das Vergleichsergebnis wird der A/D- Steuerschaltung 2 zugeführt, und das Vergleichsergebnis- Signal S_CP aus der Steuerschaltung wird dem Register zur aufeinanderfolgenden A/D-Näherung 5 zugeführt, um es darin zu speichern. Die im Register zur aufeinanderfolgenden A/D- Näherung 5 gespeicherten Daten werden dem D/A-Wandler 6 zu geführt. Der D/A-Wandler 6 vergleicht den Pegel einer Span nung infolge der Daten mit dem Pegel der Referenzspannung V_ref, und die als Ergebnis der D/A-Umwandlung erhaltene Ana logspannung V_AN wird dem Komparator 7 zugeführt. Dann ver gleicht der Komparator 7 die Analogspannung V_AN mit der Ana logspannung des Analogeingangsanschlusses AN₀ und sendet das Vergleichsergebnis an die A/D-Steuerschaltung 2. Das Ver gleichsergebnis-Signal S_CP wird aus der A/D-Steuerschaltung 2 dem Register zur aufeinanderfolgenden A/D-Näherung 5 abermals zugeführt, um es darin zu speichern.

Der vorstehend angeführte Betrieb wird wiederholt, so daß die Analogspannung des Analogeingangsanschlusses AN₀ in einen Digitalwert mit einer gegebenen Bitzahl umgewandelt wird. Nachdem die Umwandlung der Spannung in Daten mit einer gegebenen Bitzahl beendet ist, werden die im Register zur aufeinanderfolgenden A/D-Näherung 5 gespeicherten Daten dem A/D-Abtastdatenregister 3 zugeführt, um darin gespei chert zu werden. Gleichzeitig gibt die A/D-Steuerschaltung 2 das Unterbrechungssignal S_A aus, und das Auswahlsignal S_SL wird gelöscht, so daß die Auswahleinrichtung 8 den Zustand einnimmt, bei welchem der Analogeingangsanschluß AN₀ nicht gewählt ist.

Dann wird das Auswahlsignal S_SL abermals aus der A/D-Steuer schaltung 2 der Auswahleinrichtung 8 zugeführt. Die Aus wahleinrichtung 8 wählt den Analogeingangsanschluß AN₀, und die gewählte Analogspannung wird in derselben vorstehend beschriebenen Art und Weise in einen Digitalwert mit einer gegebenen Bitzahl umgewandelt. Der Digitalwert wird im A/D- Abtastdatenregister 3 gespeichert. Auf diese Weise wird in dem Fall, daß "0", "0" und "0" in das die Gruppenauswahl bits b₀, b₁ und b₂ umfassende A/D-Steuerregister geschrieben sind, der Analogeingangsanschluß AN₀ ständig abgetastet und wird eine abgetastete Analogspannung in einen Digitalwert mit einer gegebenen Bitzahl umgewandelt. Auch in dem Fall, daß "0", "0" und "1" in den Gruppenauswahlbits b₀, b₁ und b₂ entsprechend geschrieben sind, wird derselbe Betrieb durch geführt.

Wenn "0", "1" und "0" in das die Gruppenauswahlbits b₀, b₁ und b₂ umfassende A/D-Steuerregister geschrieben sind, dann wird beispielsweise eine Schleife L₂ gewählt und eine Ab tastgruppe Ga der gewählten Schleife so gewählt, daß die Abtastreihenfolge derart festgesetzt ist, daß sie die Reihenfolge der Analogeingangsanschlüsse AN₀, AN₁ und AN₂ ist. In derselben vorstehend beschriebenen Weise bewirkt das, daß der Analogeingangsanschluß AN₀ zuerst auszuwählen ist. Die ausgewählte Analogspannung wird in einen Digital wert mit einer gegebenen Bitzahl umgewandelt, und der Digi talwert wird im A/D-Abtastdatenregister 3 gespeichert.

Anschließend wird das Auswahlsignal S_SL geändert, derart daß die Auswahleinrichtung 8 den Analogeingangsanschluß AN₁ wählt. Die Analogspannung des Analogeingangsanschlusses AN₁ wird in einen Digitalwert mit einer gegebenen Bitzahl umge wandelt, und der Digitalwert wird im A/D-Abtastdatenre gister 3 gespeichert. Das Auswahlsignal S_SL wird wieder so geändert, daß die Auswahleinrichtung 8 den Analogeingangs anschluß AN₂ wählt. Die Analogspannung des Analogeingangsan schlusses AN₂ wird in einen Digitalwert mit einer gegebenen Bitzahl umgewandelt, und der Digitalwert wird im A/D-Ab tastdatenregister 3 gespeichert. Gleichzeitig wird jede Ab tastoperation beendet, wobei die A/D-Steuerschaltung 2 das Unterbrechungssignal S_A ausgibt.

Wie in Fig. 2 dargestellt, wird in dem Fall, daß der In halt des die Gruppenauswahlbits b₀, b₁ und b₂ umfassenden A/D-Steuerregisters "1", "0" und "0" ist, die Abtastope ration in der Reihenfolge der Analogeingangsanschlüsse AN₀ und AN₁ ausgeführt. Ähnlich wird die Abtastoperation bei den folgenden Reihenfolgen ausgeführt: die Reihenfolge der Ana logeingangsanschlüsse AN₄ und AN₅ im Falle von "1", "0" und "1"; die Reihenfolge der Analogeingangsanschlüsse AN₀, AN₁ und AN₂ im Falle von "0", "1" und "0"; die Reihenfolge der Analogeingangsanschlüsse AN₄, AN₅ und AN₆ im Falle von "0", "1" und "1"; die Reihenfolge der Analogeingangsanschlüsse AN₀, AN₁, AN₂ und AN₃ im Falle von "1", "1" und "0"; und die Reihenfolge der Analogeingangsanschlüsse AN₄, AN₅, AN₆ und AN₇ im Falle von "1", "1" und "1". Mit anderen Worten, eine der sieben Arten von Abtastreihenfolgen der Analogspan nungen kann in Abhängigkeit vom Wert des die Gruppenaus wahlbits b₀, b₁ und b₂ umfassenden A/D-Steuerregisters ge wählt werden.

Die offengelegte Japanische Patentanmeldung Nr. 1-147618 (1989) offenbart einen ähnlichen Analog-Digital-Wandler. Fig. 3 ist ein Blockschaltbild, welches den Aufbau des Analog-Digital-Wandlers zeigt. Eine Prioritätskanalre gistergruppe 31 speichert Daten zum Bestimmen der Priorität von Kanälen, an welche eine Umwandlungsforderung im Abtast modus ausgegeben wird. Die Prioritätskanalregistergruppe 31 ist mit einer Registerauswahleinrichtung 34 verbunden, wel che durch einen Kanalbus 38 mit einer Signalauswahleinrich tung 39 verbunden ist. Eine Umwandlungsforderungsschaltung 32 besteht aus einem Selbstabtastregister 32a und einem Um wandlungsforderungsregister 32b.

Die Register der Prioritätskanalregistergruppe 31 sind in einer Anordnung geschaltet, welche derjenigen des Selbstab tastregisters 32a der Umwandlungsforderungsschaltung 32 entspricht. Das Umwandlungsforderungsregister 32b der Um wandlungsforderungsschaltung 32 ist mit einer Prioritätsbe stimmungsschaltung 33 verbunden, welche durch insgesamt m Busse mit der Registerauswahleinrichtung 34 verbunden ist. Ein Beendigungssignal wird der Umwandlungsforderungsschal tung 32 zugeführt, und die Prioritätsbestimmungsschaltung 33 gibt ein Umwandlungsstartsignal aus. Die Prioritätska nalregistergruppe 31, die Registerauswahleinrichtung 34, die Umwandlungsforderungsschaltung 32 und die Prioritätsbe stimmungsschaltung 33 bilden eine Umwandlungssteuerschal tung 30. Die Umwandlungssteuerschaltung 30 ist mit einem Steuerbus 35, einem Adressenbus 36 und einem Datenbus 37 verbunden.

Der Analog-Digital-Wandler kann die Priorität der Kanäle mittels der Prioritätskanalregistergruppe 31 bestimmen. Im Selbstabtastregister 32a der Umwandlungsforderungsschaltung 32 werden die Bits der einer A/D-Umwandlung zu unterziehen den Kanäle im voraus durch eine nicht dargestellte CPU auf "1" festgesetzt. Im Umwandlungsforderungsregister 32b fin det eine von der CPU ausgelöste Unterbrechung statt, und die Bits der einer A/D-Umwandlung zu unterziehenden Kanäle werden auf "1" gesetzt. Die Prioritätsbestimmungsschaltung 33 wählt das Bit mit der höchsten Priorität aus den im Um wandlungsforderungsregister 32b gesetzten voreingestellten Bits aus. Die Registerauswahleinrichtung 34 wählt das Re gister entsprechend der mittels der Prioritätsbestimmungs schaltung 33 gewählten Bitzahl und sendet die gewählte Bit zahl durch den Kanalbus 38 an die Signalauswahleinrichtung 39.

Die Priorität der mittels des Selbstabtastregisters 32a ge wählten A/D-Umwandlungskanäle wird im voraus in der Priori tätskanalregistergruppe 31 festgesetzt. Ein umzuwandelnder Kanal wird in dem Umwandlungsforderungsregister mittels der Prioritätsbestimmungsschaltung 33 festgesetzt und dann einer A/D-Umwandlung unterzogen. Wenn während der Umwand lung eines Kanals mit kleiner Priorität eine Unterbrechung stattfindet, dann bezieht sich die Prioritätsbestimmungs schaltung 33 im allgemeinen auf die Prioritätskanalre gistergruppe 31 und setzt das Umwandlungsforderungsregister derart fest, daß derjenige Kanal umgewandelt wird, an wel chen eine Umwandlungsforderung ausgegeben wurde. Dann wird die augenblicklich ausgeführte Umwandlung abgebrochen und die Umwandlung eines Kanals mit einer größeren Priorität durchgeführt.

Die offengelegte Japanische Patentanmeldung Nr. 1-147618 A (1989) offenbart ferner einen Analog-Digital-Wandler, bei welchem ein Freiheitsgrad bei der Eingangsauswahl im Ab tastmodus realisiert ist. Die offengelegte Japanische Patentanmeldung Nr. 1-174120 A (1989) offenbart einen Analog- Digital-Wandler, bei welchem die Abtastreihenfolge durch Verwenden von Ausgängen eines Zählers und eines Schiebere gisters bestimmt wird. Die offengelegte Japanische Patent anmeldung Nr. 63-262716 A (1988) offenbart einen Analog-Digi tal-Wandler, welcher ein FIFO-Abtastregister zum Erreichen eines Freiheitsgrads bei der Auswahl von Analogspannungen und ein Register für die Umwandlungsschrittzahl umfaßt.

Wie vorstehend beschrieben, werden beim Abtastmodusbetrieb des in Fig. 1 gezeigten Analog-Digital-Wandlers Analogspannungen in Digitalwerte nur in derjenigen Abtastreihenfolge der Analogspannungen umgewan delt, welche für eine gewählte Abtastgruppe bestimmt ist, und die Abtastreihenfolge kann während des Abtastbetriebs nicht geändert werden. Mit anderen Worten, der Freiheits grad bei der Auswahl von Analogspannungen der Mehrzahl von Kanälen ist gering.

Bei dem Analog-Digital-Wandler der Fig. 3, welcher in der offengelegten Japanischen Patentanmeldung Nr. 1-147618 A (1989) offenbart wird, ist das Muster der Umwandlungs reihenfolge von Forderungen einer zeitweiligen Umwandlung im voraus festgesetzt, und daher wird ein dem Muster ent sprechendes Prioritätskanalregister benötigt, so daß die Größe des Wandlers vergrößert und dessen Aufbau komplizier ter wird. Wenn der Abtastbetrieb nach einem sich von dem voreingestellten Muster unterscheidenden Muster auszu führen ist, dann wird eine komplizierte Steuerung benötigt.

Der in der offengelegten Japanischen Patentanmeldung Nr. 1- 174120 A (1989) offenbarte Analog-Digital-Wandler ist einem Prozeß, der in Reaktion auf eine Unterbrechung zum zeit weiligen Umwandeln von Analogspannungen auszuführen ist, nicht angemessen und benötigt Mittel zum Speichern der Ab tastmuster. Der in der offengelegten Japanischen Patentan meldung Nr. 63-262716 A (1988) offenbarte Analog-Digital- Wandler verlangt viele Register.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, die vorstehend erläuterten Probleme zu lösen. Eine Aufgabe der Erfindung ist es, einen Analog-Digital-Wandler vorzusehen, bei welchem Analogspannungen einer Mehrzahl von Kanälen mittels einer einfachen Anordnung adäquat abgetastet werden können und bei welchem im Verlauf eines kontinuierlichen Ausführens der Abtastoperation die Analogspannungen der sich von den augenblicklich abgetasteten Kanälen unter scheidenden Kanäle zeitweilig abgetastet werden können, so daß die Analogspannungen in Digitalwerte umgewandelt wer den.

Diese Aufgabe wird gelöst durch einen Analog-Digital- Wandler nach Anspruch 1 bzw. 2.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Eine Ausführungsform des Analog-Digital-Wandlers weist ein erstes Re gister zum Auswählen einer Analogspannung und einen Zähler, der die Wiederholungen einer Abtastschleife zählt, in welcher ein Zyklus des Abtastens der ausgewählten Ana logspannung ausgeführt wird, auf.

Die durch das Register ausgewählte Analogspannung wird ab getastet, und der Zähler zählt die Wiederholungen der Ab tastschleife, in der ein Zyklus der Abtastoperation aus geführt wird. Daher kann die abzutastende Analogspannung und die Anzahl von Abtastoperationen adäquat gewählt wer den.

Eine Ausführungsform des Analog-Digital-Wandlers weist ein erstes Register zum Auswählen einer Analogspannung, die für jeweils einen Kanal der Mehrzahl von Kanälen abzutasten ist, und ein zweites Register zum Auswählen einer Analogspannung, die für jeweils einen Kanal der Mehrzahl von Kanälen zeitweilig ab zutasten ist, auf.

Wenn die Analogspannung mittels des zweiten Registers ge wählt ist, dann werden die durch das erste Register ge wählte Analogspannung und die durch das zweite Register ge wählte Analogspannung abgetastet. Daher können gewünschte Analogspannungen zeitweilig abgetastet werden, um sie in Digitalwerte umzuwandeln.

Eine Ausführungsform des Analog-Digital-Wandlers weist ein erstes Register zum Auswählen einer Analogspannung, die für jeweils einen Kanal der Mehrzahl von Kanälen abzutasten ist, ein zweites Register zum Auswählen einer Analogspannung, die für jeweils einen der Kanäle zeitweilig abzutasten ist, und einen Zähler, der die Wiederholungen einer Abtastschleife zählt, in welcher ein Zyklus des Abtastens der mittels des zweiten Registers gewählten Analogspannung ausgeführt wird, auf.

Die durch das erste und das zweite Register gewählten Ana logspannungen werden abgetastet. Wenn der Zählwert der Ab tastschleifen einen voreingestellten Wert erreicht, dann stoppt das zweite Register die Auswahl der Analogspannung und wird die einzige durch das erste Register gewählte Ana logspannung abgetastet. Daher kann die Anzahl der Ab tastungen von zeitweilig abzutastenden Analogspannungen ge wählt werden.

Eine Ausführungsform des Analog-Digital-Wandlers weist ein erstes Re gister zum Auswählen einer Analogspannung, die für jeweils einen Kanal der Mehrzahl von Kanälen abzutasten ist, und einen Zähler, der die Anzahl von Abtastungen der zeitweilig abzu tastenden Analogspannung zählt, auf.

Der voreingestellte Wert des Zählers ist gemäß der auszu wählenden Analogspannung vorgegeben, und die gewählte Ana logspannung wird mit einer dem voreingestellten Wert ent sprechenden Häufigkeit abgetastet. Daher kann die Anzahl von Abtastungen der zeitweilig abzutastenden Analogspannung für jede der Analogspannungen der verschiedenen Kanäle ge wählt werden.

Eine Ausführungsform des Analog-Digital-Wandlers weist ein erstes Register zum Auswählen einer Analogspannung, die für jeweils einen Kanal der Mehrzahl von Kanälen abzutasten ist, ein zweites Register zum Auswählen einer Analogspannung, die für jeweils einen der Kanäle zeitweilig abzutasten ist, und einen Signaleingangsanschluß, welcher mit dem zweiten Register verbunden ist und an welchem ein externes Signal eingegeben wird, auf.

Wenn ein Signal am Signaleingangsanschluß eingegeben wird, dann wählt das zweite Register die Analogspannung aus. Ge mäß einer Eingabe von außen kann daher die Analogspannung zeitweilig abgetastet werden.

Eine Ausführungsform des Analog-Digital-Wandlers weist ein erstes Re gister zum Auswählen einer Analogspannung, die für jeweils einen Kanal der Mehrzahl von Kanälen abzutasten ist, einen Zähler, bei welchem die Anzahl von Abtastschleifen der zeitweilig abzutastenden Analogspannung festgesetzt ist und welcher die Abtastschleifen zählt, einen Signaleingangsan schluß, an dem ein externes Signal eingegeben wird, und ein Umladeregister, das in den Zähler Daten überträgt, auf.

Wenn am Signaleingangsanschluß ein Signal eingegeben wird, dann überträgt das Umladeregister die Daten in den Zähler. Daher kann der voreingestellte Wert von außen in den Zähler eingegeben und die Anzahl von zeitweiligen Abtastungen der Analogspannung gewählt werden.

Eine Ausführungsform des Analog-Digital-Wandlers weist ein erstes Register zum Auswählen einer Analogspannung, die für jeweils einen Kanal der Mehrzahl von Kanälen abzutasten ist, ein zweites Register zum Auswählen einer Analogspannung, die für jeweils einen der Kanäle zeitweilig abzutasten ist, einen Zähler, bei welchem die Anzahl von Abtastschleifen der zeitweilig abzutastenden Analogspannung festgesetzt ist und welcher die Abtastschleifen zählt, und ein Umladeregister, das einen gegebenen Wert in den Zähler überträgt, auf.

Wenn das zweite Register gelöscht ist, dann werden die Daten des Umladeregisters in den Zähler übertragen. Wenn der Zählwert des Zählers einen vorgegebenen Wert erreicht, dann wird der Betrieb des Abtasten der mittels des zweiten Registers gewählten Analogspannung gestoppt. Daher kann die Anzahl der zeitweiligen Abtastungen der Analogspannung ge wählt und der vorgegebene Wert von außen im Zähler gesetzt werden.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild, welches den Aufbau eines Analog-Digital-Wandlers zur Erläuterung des technischen Gebietes zeigt;

Fig. 2 eine Darstellung, welche den Schreibinhalt eines A/D-Steuerregisters und die Abtastreihenfolgen zeigt;

Fig. 3 ein Blockschaltbild, welches den Aufbau eines anderen Analog-Digital-Wandlers darstellt;

Fig. 4 ein Blockschaltbild, welches den Aufbau einer ersten Ausführungsform des Analog-Digital-Wandlers zeigt;

Fig. 5 eine Darstellung, welche den Schreibinhalt eines Abtastauswahl-Flagregisters und den Inhalt der Abtastschleifen bei der ersten Ausführungsform zeigt

Fig. 6 ein Blockschaltbild, welches den Aufbau eines Analog-Digital-Wandlers einer zweiten Ausführungsform darstellt;

Fig. 7 eine Darstellung, welche den Schreibinhalt eines Abtastauswahl-Flagregisters und eines Flagregisters zur Forderung einer zeit weiligen Umwandlung und den Inhalt der Ab tastschleifen bei der zweiten Ausführungs form zeigt;

Fig. 8 ein Blockschaltbild, welches den Aufbau eines Analog-Digital-Wandlers einer dritten Ausführungsform darstellt;

Fig. 9 eine Darstellung, welche den Schreibinhalt eines Abtastauswahl-Flagregisters und eines Flagregisters zur Forderung einer zeit weiligen Umwandlung und den Inhalt der Ab tastschleifen bei der dritten Ausführungs form zeigt;

Fig. 10 ein Blockschaltbild, welches den Aufbau eines Analog-Digital-Wandlers einer vierten Ausführungsform darstellt;

Fig. 11 eine Darstellung, welche den Schreibinhalt eines Abtastauswahl-Flagregisters und eines Rückwärtszählers und den Inhalt der Abtast schleifen bei der vierten Ausführungsform zeigt;

Fig. 12 ein Blockschaltbild, welches den Aufbau eines Analog-Digital-Wandlers einer fünften Ausführungsform darstellt;

Fig. 13 ein Blockschaltbild, welches den Aufbau eines Analog-Digital-Wandlers einer sechsten Ausführungsform zeigt; und

Fig. 14 ein Blockschaltbild, welches den Aufbau eines Analog-Digital-Wandlers einer siebenten Ausführungsform darstellt.

Die erste Ausführungsform

Fig. 4 ist ein Blockschaltbild, welches den Aufbau einer ersten Ausführungsform des Analog-Digi tal-Wandlers zeigt. Ein A/D-Steuerregister 1 ist mit einem Datenbus DB und ferner mit einer A/D-Steuerschaltung 2 ver bunden. Ein Abtastauswahl-Flagregister 9 weist Bits b₀, b₁, b₂, b₃, b₄, b₅, b₆ und b₇ auf, welche jeweils den Analogein gangsanschlüssen AN₀-AN₇ entsprechen, die später beschrie ben werden. Das Abtastauswahl-Flagregister 9 ist mit dem Datenbus DB und ferner mit der A/D-Steuerschaltung 2 ver bunden.

Ein Rückwärtszähler 13 ist mit dem Datenbus DB verbunden, so daß ein voreingestellter Wert in den Rückwärtszähler 13 geschrieben und aus ihm ausgelesen werden kann. Ein Zählbe endigungssignal ENDE aus dem Rückwärtszähler 13 wird der A/D-Steuerschaltung 2 zugeführt. Ein aus der A/D-Steuer schaltung 2 ausgegebenes Abtaststartsignal S_SS wird einem Entsperranschluß EN des Rückwärtszählers 13 zugeführt. Ein aus der A/D-Steuerschaltung 2 ausgegebenes A/D-Unterbre chungssignal S_A wird einem Impulseingangsanschluß CP des Rückwärtszählers 13 und ferner einer nicht dargestellten Steuerschaltung zugeführt. Die Analogspannungen der Analog eingangsanschlüsse AN₀-AN₇, welche einer Analog-Digital- Umwandlung zu unterziehen sind, werden an dem einen Ein gangsanschluß eines Komparators 7 durch eine Auswahlein richtung 8 eingegeben, welche eine der Analogspannungen wählt.

Ein D/A-Wandler 6, an welchen eine Referenzspannung V_ref und ein Massepotential V_SS gelegt sind, gibt eine Analogspannung V_AN aus. Die Analogspannung V_AN wird dem anderen Eingangs anschluß des Komparators 7 zugeführt. Ein Vergleichsergeb nis, das aus dem Komparator 7 ausgegeben wird, wird der A/D-Steuerschaltung 2 zugeführt. Ein aus der A/D-Steuer schaltung 2 ausgegebenes Auswahlsignal S_SL wird der Auswahl einrichtung 8 zugeführt, und ein dem Vergleichsergebnis entsprechendes Vergleichsergebnis-Signal S_CP wird einem Re gister zur aufeinanderfolgenden A/D-Näherung 5 zugeführt. Das Register zur aufeinanderfolgenden A/D-Näherung 5 ist mit dem D/A-Wandler 6, mit einem A/D-Abtastdatenregister 3 zum Speichern des Ergebnisses, das durch die A/D-Umwandlung in einem Abtastmodus erhalten worden ist, und mit dem Datenbus DB verbunden.

Das A/D-Abtastdatenregister 3 ist mit dem Datenbus DB ver bunden, so daß die im Register gespeicherten Daten durch den Datenbus DB ausgelesen werden. Immer dann, wenn ein Zyklus der Abtastoperation abgeschlossen ist, gibt die A/D- Steuerschaltung 2 ein A/D-Unterbrechungssignal S_A aus. Das A/D-Steuerregister 1 speichert Daten zum Auswählen der Ana logspannung eines Kanals, welche benötigt werden, wenn die Abtastoperation nicht ausgeführt wird. Die Bits b₀ bis b₇ des Abtastauswahl-Flagregisters 9 speichern Daten zum Aus wählen der Analogspannung eines Kanals, welche in einem Ab tastmodus benötigt werden, welcher mittels eines Einzelab tastmodus und eines kontinuierlichen Abtastmodus realisiert wird.

Anschließend wird der Betrieb des Analog-Digital-Wandlers unter Bezugnahme auf Fig. 5 beschrieben werden, welche den Schreibinhalt des Abtastauswahl-Flagregisters 9 und den In halt der Abtastschleifen zeigt.

Die Anfangsdaten werden dem Register zur aufeinanderfol genden A/D-Näherung 5 durch den Datenbus DB zugeführt und in dasselbe geschrieben. Die geschriebenen Anfangsdaten werden dann dem D/A-Wandler 6 zugeführt, welcher die An fangsdaten mit der Referenzspannung V_ref der Reihe nach pegelmäßig vergleicht, um den Digitalwert in eine Analog spannung umzuwandeln. Die umgewandelte Analogspannung V_AN wird dem Komparator 7 zugeführt.

Der Komparator 7 vergleicht den Pegel der durch die Aus wahleinrichtung 8 gewählten Analogspannung mit dem Pegel der umgewandelten Analogspannung V_AN. Das Vergleichsergebnis wird der A/D-Steuerschaltung 2 zugeführt, welche das Ver gleichsergebnis-Signal S_CP der Reihe nach ausgibt. Das Ver gleichsergebnis-Signal S_CP wird dem Register zur aufeinan derfolgenden A/D-Näherung 5 zugeführt, um es darin zu spei chern. Die im Register zur aufeinanderfolgenden A/D-Nähe rung 5 gespeicherten Daten werden dem D/A-Wandler 6 zuge führt. Der D/A-Wandler 6 vergleicht den Pegel der Eingangs daten mit dem Pegel der Referenzspannung V_ref, und eine als Ergebnis der D/A-Umwandlung erhaltene Analogspannung V_AN wird dem Komparator 7 zugeführt. Dann vergleicht der Kompa rator 7 den Pegel der Analogspannung V_AN mit dem Pegel der durch die Auswahleinrichtung 8 gewählten Analogspannung und sendet das Vergleichsergebnis an die A/D-Steuerschaltung 2. Das Vergleichsergebnis-Signal S_CP wird abermals aus der A/D- Steuerschaltung 2 dem Register zur aufeinanderfolgenden A/D-Näherung 5 zugeführt, um es darin zu speichern.

Der vorstehend erläuterte Betrieb wird wiederholt, so daß die durch die Auswahleinrichtung 8 gewählte Analogspannung in einen Digitalwert mit einer vorgegebenen Bitzahl umge wandelt wird. Wenn die Bits b₀ bis b₇ des Abtastauswahl- Flagregisters 9, welche in Fig. 5 dargestellt sind und welche den Kanälen der Analogeingangsanschlüsse AN₀-AN₇ jeweils entsprechen, nicht gewählt sind, dann werden alle Bits b₀ bis b₇ auf "0" gesetzt, wie es im Muster P11 darge stellt ist. Wenn eine nicht dargestellte CPU dann in die Bits b₀, b₁ und b₂ des Abtastauswahl-Flagregisters 9 eine "1", in die Bits b₃-b₇ des Abtastauswahl-Flagregisters 9 eine "0" und als voreingestellten Wert zum Beispiel eine "2" in den Rückwärtszähler 13 schreibt, wie es im Muster P12 dargestellt ist, dann wählt die Auswahleinrichtung 8 die Analogeingangsanschlüsse AN₀, AN₁ und AN₂ in dieser Reihenfolge gemäß dem aus der A/D-Steuerschaltung 2 ausge gebenen Auswahlsignal S_SL, wodurch sie eine Abtastschleife AN₀ → AN₁ → AN₂ bildet. Dann wird die gewählte Analogspan nung abgetastet, um sie in einen Digitalwert mit einer ge gebenen Bitzahl umzuwandeln, wie es vorstehend beschrieben wurde.

Wenn die Abtastoperation zu starten ist, dann gibt die A/D- Steuerschaltung 2 das Abtaststartsignal S_SS an den Rück wärtszähler 13 aus, so daß der Rückwärtszähler 13 den Ent sperrzustand einnimmt. Immer dann, wenn ein Zyklus der Ab tastschleife abgeschlossen ist, führt die A/D-Steuerschal tung 2 dem Rückwärtszähler 13 das A/D-Unterbrechungssignal S_A zu. Immer dann, wenn das A/D-Unterbrechungssignal S_A in den Rückwärtszähler 13 eingegeben wird, wird der Wert des Rückwärtszählers 13 verkleinert, so daß der Wert des Zäh lers "0" wird, wenn zwei Zyklen der Abtastschleife abge schlossen sind. Dann gibt der Rückwärtszähler 13 das Zähl beendigungssignal ENDE an die A/D-Steuerschaltung 2 aus. Die A/D-Steuerschaltung 2 steuert die A/D-Umwandlungsope ration derart, daß sie gestoppt wird.

Wie im Muster P13 dargestellt, schreibt die CPU danach eine "1" in die Bits b₀, b₁, b₂ und b₄ des Abtastauswahl-Flagre gisters 9 und eine "0" in die Bits b₃, b₅, b₆ und b₇ des Ab tastauswahl-Flagregisters 9. Die Analogeingangsanschlüsse AN₀, AN₁, AN₂ und AN₄ werden dann in dieser Reihenfolge ge wählt, um eine Abtastschleife AN₀ → AN₁ → AN₂ → AN₄ zu bilden. Wenn zwei Zyklen der Abtastschleife abgeschlossen sind, dann wird die A/D-Umwandlungsoperation in der gleichen vorstehend beschriebenen Art und Weise gestoppt.

Die CPU schreibt dann in die Bits b₀-b₇ des Abtastauswahl- Flagregisters 9 eine "1", wie im Muster P14 dargestellt, und die Analogeingangsanschlüsse AN₀ bis AN₇ werden in dieser Reihenfolge gewählt, um eine Abtastschleife AN₀ → AN₁ → AN₂ → AN₃ → AN₄ → AN₅ → AN₆ → AN₇ zu bilden. Wenn zwei Zyklen der Abtastschleife abgeschlossen sind, dann wird die A/D-Umwandlungsoperation gestoppt.

Der vorstehend genannte voreingestellte Wert "2" des Rück wärtszählers 13 sollte als Beispiel betrachtet werden. Wenn die Abtastoperation nicht auszuführen ist, dann wird der Auswahleinrichtung 8 das Auswahlsignal S_SL entsprechend den Daten des A/D-Steuerregisters 1 zugeführt, so daß eine ge wünschte Analogspannung gewählt wird und eine Umwandlung nur einmal ausgeführt wird, um die gewählte Analogspannung in einen Digitalwert mit einer gegebenen Bitzahl umzuwan deln.

Wenn die Abtastoperation zu starten ist, dann wird, wie vorstehend beschrieben wurde, in die adäquaten Bits des Abtast auswahl-Flagregisters 9 eine "1" geschrieben, wodurch die Analogspannung des adäquaten Kanals gewählt werden kann, um sie in einen Digitalwert umzuwandeln. Ferner kann die Zykluszahl der Abtastschleife adäquat gewählt werden.

Die zweite Ausführungsform

Fig. 6 ist ein Blockschaltbild, das den Aufbau der zweiten Ausführungsform des Analog-Digital- Wandlers zeigt.

Ein Abtastauswahl-Flagregister 9 mit den Bits b₀-b₇ ist mit einem Datenbus DB und ferner mit einem Flagregister zur Forderung einer zeitweiligen Umwandlung 11 mit den Bits b₀- b₇ verbunden. Das Flagregister zur Forderung einer zeit weiligen Umwandlung 11 ist mit einer A/D-Steuerschaltung 2 verbunden. Die Bits b₀-b₇ des Flagregisters zur Forderung einer zeitweiligen Umwandlung 11 entsprechen jeweils Ana logeingangsanschlüssen AN₀-AN₇ einer Mehrzahl von Kanälen.

Das Flagregisters zur Forderung einer zeitweiligen Umwand lung 11 ist mit dem Datenbus DB verbunden, so daß die Daten für das Register 11 in das Register geschrieben und aus ihm ausgelesen werden können. Ein aus der A/D-Steuerschaltung 2 ausgegebenes A/D-Unterbrechungssignal S_A wird dem Flagre gister zur Forderung einer zeitweiligen Umwandlung 11 zuge führt. Der andere Aufbau ist derselbe wie derjenige, der in Fig. 4 gezeigt ist, wobei das A/D-Steuerregister 1 ausge nommen ist. Dieselben Komponenten sind mit denselben Be zugszeichen bezeichnet, und deren Beschreibung ist ausge lassen.

Anschließend wird der Betrieb des Analog-Digital-Wandlers unter Bezugnahme auf Fig. 7 beschrieben werden, welche den Schreibinhalt des Abtastauswahl-Flagregisters 9 und des Flagregisters zur Forderung einer zeitweiligen Umwandlung 11 und den Inhalt der Abtastschleifen darstellt.

Die durch das Register zur aufeinanderfolgenden A/D-Nähe rung 5, den D/A-Wandler 6 und dergleichen ausgeführte D/A- Umwandlung ist dieselbe wie diejenige, die im Wandler der Fig. 4 ausgeführt wird.

Wenn eine nicht dargestellte CPU in die Bits b₀, b₁ und b₂ des Abtastauswahl-Flagregisters 9 eine "1" und in die Bits b₃, b₄, b₅, b₆ und b₇ des Abtastauswahl-Flagregisters 9 eine "0" schreibt, wie im Muster P21 dargestellt, dann gibt die A/D-Steuerschaltung 2 das Auswahlsignal S_SL entsprechend den Daten der Bits b₀, b₁ und b₂ an die Auswahleinrichtung 8 aus. Die Auswahleinrichtung 8 wählt dann die den Bits b₀, b₁ und b₂ entsprechenden Analogeingangsanschlüsse AN₀, AN₁ und AN₂ in dieser Reihenfolge aus, wodurch sie eine Abtast schleife AN₀ → AN₁ → AN₂ bildet.

Dann wird die ausgewählte Analogspannung, wie vorstehend beschrieben, in einen Digitalwert mit einer gegebenen Bit zahl umgewandelt. Die Abtastschleife wird solange wieder holt, bis die CPU einen Stoppbefehl ausgibt.

Immer dann, wenn ein Zyklus der Abtastschleife abgeschlos sen ist, gibt die A/D-Steuerschaltung 2 das A/D-Unterbre chungssignal S_A an das Flagregister zur Forderung einer zeitweiligen Umwandlung 11 aus, so daß die Bits b₀-b₇ des Flagregisters zur Forderung einer zeitweiligen Umwandlung 11 auf "0" zurückgesetzt werden, wie es im Muster P21 dar gestellt ist.

Wenn die CPU, wie im Muster P22 gezeigt, in das Bit b₅ des Flagregisters zur Forderung einer zeitweiligen Umwandlung 11 während der Ausführung einer derartigen Abtastoperation eine "1" schreibt, dann wird das Auswahlsignal S_SL aus der A/D-Steuerschaltung 2 in der darauffolgenden Abtastschleife derart geändert, daß die Analogspannungen in der Reihen folge AN₅ → AN₀ → AN₁ → AN₂ abgetastet werden. Das heißt, der AN₅ wird zeitweilig gewählt, um ihn zur augenblicklichen Abtastschleife AN₀ → AN₁ → AN₂ hinzuzufügen, und die Ana logspannung des Analogeingangsanschlusses AN₅ wird in einen Digitalwert mit einer gegebenen Bitzahl umgewandelt.

Wenn die Abtastschleife AN₅ → AN₀ → AN₁ → AN₂ beendet ist und das A/D-Unterbrechungssignal S_A ausgegeben wird, dann sind alle Bits b₀-b₇ des Flagregisters zur Forderung einer zeitweiligen Umwandlung 11 zurückgesetzt, wie es im Muster P21 gezeigt ist, und die Forderung einer zeitweiligen Um wandlung ist aufgehoben. Wie im Muster P23 dargestellt, wird danach der Zustand erreicht, bei welchem nur in die Bits b₀, b₁ und b₂ des Abtastauswahl-Flagregisters 9 eine "1" geschrieben ist, und der Abtastbetrieb wird zur Abtast schleife AN₀ → AN₁ → AN₂ zurückgeführt.

In der Ausführungsform ist ein Beispiel beschrieben worden, bei welchem in das Bit b₅ des Flagregisters zur Forderung einer zeitweiligen Umwandlung 11 eine "1" geschrieben ist. Alternativ kann in ähnlicher Weise in ein anderes Bit oder in eine Mehrzahl von Bits des Flagregisters zur Forderung einer zeitweiligen Umwandlung 11 eine "1" geschrieben sein. Gemäß der Alternative kann die Analogspannung eines ge wünschten Kanals zeitweilig abgetastet werden, um sie in einen Digitalwert umzuwandeln, während eine Abtastschleife zum Auswählen von Analogspannungen gemäß den Daten des Ab tastauswahl-Flagregisters gebildet und die Abtastoperation ausgeführt wird.

Wenn ein Zyklus der die zeitweilig abgetasteten Analogspan nungen umfassenden Abtastschleife abgeschlossen ist, dann kann der Abtastbetrieb ferner zu derjenigen Abtastschleife zurückgeführt werden, welche im Ergebnis der Auswahl mit tels des Abtastauswahl-Flagregisters gebildet wurde.

Die dritte Ausführungsform

Fig. 8 ist ein Blockschaltbild, welches den Aufbau der dritten Ausführungsform des Analog-Digi tal-Wandlers zeigt. Ein gesetztes Beendigungssignal S_SE, das aus einem mit einer A/D-Steuerschaltung 2 verbundenen Flag register zur Forderung einer zeitweiligen Umwandlung 11 ausgegeben wird, wird an einen Entsperranschluß EN eines Rückwärtszählers 13 übermittelt. Ein Zählbeendigungssignal ENDE aus dem Rückwärtszähler 13 wird dem Flagregister zur Forderung einer zeitweiligen Umwandlung 11 zugeführt. Ein aus der A/D-Steuerschaltung 2 ausgegebenes A/D-Unterbre chungssignal S_A wird einem Impulseingangsanschluß CP des Rückwärtszählers 13 zugeführt. Der Rückwärtszähler 13 ist mit einem Datenbus DB verbunden, so daß ein voreingestell ter Wert in den Rückwärtszähler 13 geschrieben und aus ihm ausgelesen werden kann. Der andere Aufbau ist derselbe wie derjenige der Fig. 6. Dieselben Bestandteile sind mit den selben Bezugszeichen bezeichnet, und deren Beschreibung ist ausgelassen.

Anschließend wird der Betrieb des Analog-Digital-Wandlers unter Bezugnahme auf Fig. 9 beschrieben werden, welche den Schreibinhalt des Abtastauswahl-Flagregisters 9 und des Flagregisters zur Forderung einer zeitweiligen Umwandlung 11 und den Inhalt der Abtastoperation darstellt.

Die durch das Register zur aufeinanderfolgenden A/D-Nähe rung 5, den D/A-Wandler 6 und dergleichen ausgeführte A/D- Umwandlung ist dieselbe wie diejenige, welche im Wandler der Fig. 4 ausgeführt wird.

Wie im Muster P31 dargestellt, ist in die Bits b₀, b₁ und b₂ des Abtastauswahl-Flagregisters 9 eine "1", in die Bits b₃- b₇ des Abtastauswahl-Flagregisters 9 eine "0" und in den Rückwärtszähler 13 ein voreingestellter Wert x (x ist eine natürliche Zahl, welche 1 oder größer ist) geschrieben. Die im Abtastauswahl-Flagregister 9 geschriebenen Daten werden an die A/D-Steuerschaltung 2 gesendet. Die Analogeingangs anschlüsse AN₀, AN₁ und AN₂ werden gemäß dem aus der A/D- Steuerschaltung 2 ausgegebenen Auswahlsignal S_SL gewählt, wodurch sie eine Abtastschleife bilden. Die Analogspan nungen der abgetasteten Analogeingangsanschlüsse AN₀, AN₁ und AN₂ werden aufeinanderfolgend in Digitalwerte umgewan delt. Die Abtastoperation der Abtastschleife wird wieder holt.

Wenn ein Zyklus der Abtastschleife abgeschlossen ist, dann wird ein A/D-Unterbrechungssignal S_A erzeugt, welches dem Rückwärtszähler 13 zugeführt wird. Wenn eine nicht darge stellte CPU beispielsweise in das Bit b₅ des Flagregisters zur Forderung einer zeitweiligen Umwandlung 11 während der Ausführung einer derartigen Abtastoperation der Abtast schleife eine "1" schreibt, wie es im Muster P32 darge stellt ist, dann gibt das Flagregister zur Forderung einer zeitweiligen Umwandlung 11 ein Flagsetz-Beendigungssignal S_SE aus, nachdem das Schreiben abgeschlossen ist. Das Flag setz-Beendigungssignal S_SE wird an den Entsperranschluß EN des Rückwärtszählers 13 übermittelt, so daß der Rückwärts zähler 13 einen Entsperrzustand einnimmt. Das vorstehend genannte Schreiben einer "1" in das Bit b₅ des Flagregisters zur Forderung einer zeitweiligen Umwandlung 11 verursacht eine Abtastschleife AN₅ → AN₀ → AN₁ → AN₂, die so gebil det wird, wie es im Muster P32 gezeigt ist, und die Analog eingangsanschlüsse AN₅, AN₀, AN₁ und AN₂ werden gewählt, so daß jede von deren Analogspannungen in einen Digitalwert umgewandelt wird.

In Reaktion auf das A/D-Unterbrechungssignal S_A, welches immer dann erzeugt wird, wenn ein Zyklus einer derartigen Abtastschleife abgeschlossen ist, wird der Wert des Rück wärtszählers 13 verkleinert, so daß der Rückwärtszähler das Zählbeendigungssignal ENDE an das Flagregister zur Forde rung einer zeitweiligen Umwandlung 11 ausgibt, wenn x Zy klen der Abtastschleife abgeschlossen sind. Die Bits b₀-b₇ des Flagregisters zur Forderung einer zeitweiligen Umwand lung 11 werden zurückgesetzt, wie es im Muster P33 darge stellt ist, und die Forderung einer zeitweiligen Umwand lung wird aufgehoben. Dann wird der Abtastbetrieb zur Ab tastschleife AN₀ → AN₁ → AN₂ zurückgeführt.

Auf diese Weise kann eine Abtastschleife gemäß den im Ab tastauswahl-Flagregister 9 geschriebenen Daten wiederholt werden. Wenn während der Ausführung eines derartigen Ab tastbetriebs in das Flagregister zur Forderung einer zeit weiligen Umwandlung 11 Daten geschrieben werden, dann kann eine Abtastschleife gemäß den Daten des Abtastauswahl-Flag registers 9 und des Flagregisters zur Forderung einer zeit weiligen Umwandlung 11 x-mal wiederholt werden, wobei die Anzahl x im Rückwärtszähler 13 voreingestellt ist. Nachdem eine vorbestimmte Anzahl von Zyklen einer Abtastschleife gemäß den Daten des Flagregisters zur Forderung einer zeit weiligen Umwandlung 11 abgeschlossen ist, kann der Abtast betrieb zur Abtastschleife gemäß den Daten des Abtastaus wahl-Flagregisters 9 zurückkehren.

Die vierte Ausführungsform

Fig. 10 ist ein Blockschaltbild, welches den Aufbau der vierten Ausführungsform des Analog-Digi tal-Wandlers zeigt. Die Rückwärtszähler 16, 16AN₀-16AN₇, welche jeweils den Analogeingangsanschlüssen AN₀-AN₇ einer Mehrzahl von Kanälen entsprechen, sind mit einem Datenbus DB und ferner mit einer A/D-Steuerschaltung 2 verbunden. Ein aus der A/D-Steuerschaltung 2 ausgegebenes A/D-Unter brechungssignal S_A wird den Rückwärtszählern 16 durch eine Auswahleinrichtung 17 zugeführt. Ein Zählbeendigungssignal ENDE aus jedem der Rückwärtszähler 16 wird einem Abtastaus wahl-Flagregister 9 durch eine Auswahleinrichtung 15 zuge führt. Die Rückwärtszähler 16, die Auswahleinrichtung 15 und das Abtastauswahl-Flagregister 9 sind derart angeord net, daß sie den Analogeingangsanschlüssen AN₀-AN₇ jeweils entsprechen. Das Abtastauswahl-Flagregister 9 ist mit dem Datenbus DB und der A/D-Steuerschaltung 2 verbunden. Ein aus der A/D-Steuerschaltung 2 ausgegebenes Auswahlsignal S_SL1 wird der Auswahleinrichtung 17 zugeführt, so daß einer der Rückwärtszähler 16 gewählt wird.

Ein aus der A/D-Steuerschaltung 2 ausgegebenes Auswahlsi gnal S_SL2 wird der Auswahleinrichtung 15 zugeführt, so daß eines der aus den Rückwärtszählern 16 ausgegebenen Zählbe endigungssignale ENDE gewählt wird. Der andere Aufbau ist derselbe wie derjenige, der in Fig. 6 gezeigt ist, wobei das Abtastauswahl-Flagregister 9 und das Flagregister zur Forderung einer zeitweiligen Umwandlung 11 ausgenommen sind. Dieselben Bestandteile sind mit denselben Bezugs zeichen bezeichnet.

Anschließend wird der Betrieb des Analog-Digital-Wandlers unter Bezugnahme auf Fig. 11 beschrieben werden, welche den Schreibinhalt des Abtastauswahl-Flagregisters 9 und der Rückwärtszähler 16 und den Inhalt der Abtastoperation dar stellt.

Wenn in die Bits b₀, b₁ und b₂ des Abtastauswahl-Flagre gisters 9 eine "1" geschrieben ist, wie es im Muster P41 gezeigt ist, dann ist die Auswahleinrichtung 8 gemäß den Daten des Abtastauswahl-Flagregisters 9 selektiv in Be trieb, so daß eine Abtastschleife zum Abtasten der Analog eingangsanschlüsse AN₀, AN₁ und AN₂ gebildet wird. Wenn während der Abtastoperation eine Forderung zur zeitweiligen Umwandlung ausgegeben wird, dann werden in die den Analog eingangsanschlüssen AN₄ und AN₆ entsprechenden Rückwärts zähler 16, 16AN₄ und 16AN₆ (nicht dargestellt), beispiels weise voreingestellte Werte x und y geschrieben, wie es im Muster P41 gezeigt ist, wobei die geschriebene Information der A/D-Steuerschaltung 2 zugeführt wird. Die A/D-Steuer schaltung 2 gibt das Auswahlsignal S_SL2 aus, so daß die den Analogeingangsanschlüssen AN₄ und AN₆ entsprechenden Rück wärtszähler 16, 16AN₄ und 16AN₆, gewählt werden und in die Bits b₄ und b₆ des Abtastauswahl-Flagregisters 9 eine "1" geschrieben wird. Ferner wird der Zustand festgesetzt, in welchem die Zählbeendigungssignale aus diesen Rückwärts zählern 16 in das Abtastauswahl-Flagregister 9 eingegeben werden.

Gleichzeitig mit dem Betrieb der Auswahleinrichtung 15 ist die Auswahleinrichtung 17 in Betrieb, so daß den den Ana logeingangsanschlüssen AN₄ und AN₆ entsprechenden Rückwärts zählern 16, 16AN₄ und 16AN₆, das A/D-Unterbrechungssignal S_A zugeführt werden kann. Im Ergebnis tastet die Auswahlein richtung 8 bei der nächsten Abtastschleife und den folgen den Abtastschleifen die Analogeingangsanschlüsse AN₄, AN₆, AN₀, AN₁ und AN₂ ab, um eine Abtastschleife AN₄ → AN₆ → AN₀ → AN₁ → AN₂ zu bilden, wie es im Muster P42 darge stellt ist, und die abgetastete Analogspannung wird in einen Digitalwert umgewandelt. In Reaktion auf das A/D- Unterbrechungssignal S_A, das immer dann erzeugt wird, wenn ein Zyklus der Abtastschleife abgeschlossen ist, werden die voreingestellten Werte der den Analogeingangsanschlüssen AN₄ und AN₆ entsprechenden Rückwärtszähler 16, 16AN₄ und 16AN₆, verkleinert.

In dem Fall, daß für die voreingestellten Werte x und y die Beziehung x < y gilt, wenn x Zyklen der Abtastschleife ab geschlossen sind, dann wird in Reaktion auf das Zählbe endigungssignal, das ausgegeben wird, wenn der Wert des dem Analogeingangsanschluß AN₄ entsprechenden Rückwärtszählers 16 "0" wird, in das Bit b₄ des Abtastauswahl-Flagregisters 9 eine "0" geschrieben, wie es im Muster P43 dargestellt ist. Dann werden die dem Analogeingangsanschluß AN₄ entsprechen den Auswahleinrichtungen 15 und 17 in einen Nichtauswahlzu stand versetzt, so daß eine Abtastschleife AN₆ → AN₀ → AN₁ → AN₂ gebildet wird. Die Abtastoperation der Abtastschleife wird wiederholt.

Wenn die Abtastschleife danach y Zyklen ausgeführt hat, dann wird der Wert des dem Analogeingangsanschluß AN₆ ent sprechenden Rückwärtszählers 16, 16AN₆, "0", wie im Muster P44 gezeigt, und in das Bit b₆ des Abtastauswahl-Flagre gisters 9 wird eine "0" geschrieben, wie im Muster P45 dar gestellt. Das hebt den durch die Forderung einer zeit weiligen Umwandlung festgesetzten Zustand zum Auswählen von Analogspannungen gewünschter Kanäle auf, wodurch die Digi talumwandlung der Analogspannungen aufgrund der Forderung einer zeitweiligen Umwandlung beendet wird.

Dann werden die Werte von allen den Analogeingangsan schlüssen AN₀-AN₇ entsprechenden Rückwärtszählern 16, 16AN₀-16AN₇, "0", und alle den Analogeingangsanschlüssen AN₀-AN₇ entsprechenden Auswahleinrichtungen 15 und 17 in den Nichtauswahlzustand versetzt. Danach wird der Abtastbe trieb zur Abtastschleife AN₀ → AN₁ → AN₂ gemäß den im Ab tastauswahl-Flagregister 9 geschriebenen Daten zurückge führt und die Abtastoperation der Abtastschleife wieder holt.

Die fünfte Ausführungsform

Fig. 12 ist ein Blockschaltbild, welches den Aufbau der fünften Ausführungsform des Analog-Digi tal-Wandlers zeigt.

Die Flagregister zur Forderung einer zeitweiligen Umwand lung 11, 11AN₀-11AN₇, die jeweils Analogeingangsan schlüssen AN₀-AN₇ entsprechen, sind mit einem Datenbus DB und ferner mit einer A/D-Steuerschaltung 2 verbunden. Die Flagregister zur Forderung einer zeitweiligen Umwandlung 11 sind durch eine Auswahleinrichtung 20 mit einem externen Signaleingangsanschluß T_IN verbunden, welcher jeweils den Analogeingangsanschlüssen AN₀-AN₇ entspricht. Ein aus der A/D-Steuerschaltung 2 ausgegebenes Auswahlsignal S_SL3 wird der Auswahleinrichtung 20 zugeführt. Der andere Aufbau ist derselbe wie derjenige der Fig. 8, wobei der Rückwärtszäh ler 13 ausgenommen ist. Dieselben Bestandteile sind mit denselben Bezugszeichen bezeichnet, und deren Beschreibung ist ausgelassen.

Anschließend wird der Betrieb des Analog-Digital-Wandlers beschrieben werden.

Wenn die CPU in adäquate Bits des Abtastauswahl-Flagre gisters 9 eine "1" schreibt, dann wird der Auswahlein richtung 8 ein Auswahlsignal S_SL zugeführt, welches den jenigen Bits entspricht, in welchen eine "1" geschrieben ist. Die Auswahleinrichtung 8 tastet diejenige Analogspan nung ab, die den Bits des Abtastauswahl-Flagregisters 9 entspricht, in welchen eine "1" geschrieben ist, um eine Abtastschleife zu bilden, und die Abtastoperation wird wiederholt.

Wenn während der Ausführung einer derartigen Abtastope ration die A/D-Steuerschaltung 2 so eingerichtet ist, daß sie einen Empfangsmodus zum Empfangen eines externen Aus lösesignals steuert, dann wird der Auswahleinrichtung 20 das Auswahlsignal S_SL3 zum Auswählen der Flagregister zur Forderung einer zeitweiligen Umwandlung 11, in welchen eine "1" geschrieben ist, zugeführt, so daß die Auswahlein richtung 20 in einen Auswahlzustand versetzt wird, wodurch der externe Signaleingangsanschluß T_IN mit denjenigen Flag registern zur Forderung einer zeitweiligen Umwandlung 11 verbunden wird, in denen eine "1" geschrieben ist.

Wenn unter dieser Bedingung an den externen Signaleingangs anschluß T_IN ein Auslösesignal übertragen wird, dann wird in die mittels der Auswahleinrichtung 20 gewählten Flagre gister zur Forderung einer zeitweiligen Umwandlung 11 eine "1" geschrieben. In der nächsten Abtastschleife, nachdem ein Zyklus der augenblicklichen Abtastoperation abge schlossen wurde, werden diejenigen Analogspannungen abge tastet, welche den Flagregistern zur Forderung einer zeit weiligen Umwandlung 11 entsprechen, in denen eine "1" ge schrieben ist, und wird eine Abtastschleife gebildet, wel che aus den in der vorhergehenden Abtastschleife gewählten und den gemäß der Forderung einer zeitweiligen Umwandlung gewählten Analogspannungen besteht. Die Analogspannungen, die denjenigen Flagregistern zur Forderung einer zeit weiligen Umwandlung 11 entsprechen, in denen eine "1" ge schrieben ist, werden zeitweilig in Digitalwerte umge wandelt.

Wenn ein Zyklus der Abtastschleife abgeschlossen ist, dann wird den Flagregistern zur Forderung einer zeitweiligen Um wandlung 11 das A/D-Unterbrechungssignal S_A zugeführt. Daher werden die Flagregister zur Forderung einer zeitweiligen Umwandlung 11 zurückgesetzt, und die Abtastoperation kehrt zur Abtastoperation derjenigen Abtastschleife zurück, wel che gebildet worden ist, bevor die Forderung einer zeit weiligen Umwandlung ausgegeben wurde.

Wie vorstehend beschrieben, werden die Daten in die Flag register zur Forderung einer zeitweiligen Umwandlung 11 ge schrieben, wenn während der Ausführung einer Abtastope ration an den externen Signaleingangsanschluß T_IN ein Signal übertragen wird. Die Analogspannungen werden gemäß den Daten der Flagregister zur Forderung einer zeitweiligen Um wandlung 11 zeitweilig abgetastet, und eine Umwandlung wird nur einmal ausgeführt, um die Analogspannungen in Digital werte mit einer gegebenen Bitzahl umzuwandeln.

Alternativ können Rückwärtszähler anstelle der Flagregister zur Forderung einer zeitweiligen Umwandlung 11 verwendet werden. Auch bei dieser Alternative können in derselben Art und Weise Analogspannungen in Digitalwerte umgewandelt wer den.

Die sechste Ausführungsform

Fig. 13 ist ein Blockschaltbild, welches den Aufbau der sechsten Ausführungsform des Analog-Digi tal-Wandlers zeigt.

Ein Umladeregister 21 ist mit einem Datenbus DB und ferner mit einem externen Signaleingangsanschluß T_IN durch eine Schaltschaltung SW verbunden. Die Daten des Umladeregisters 21 sind in einer derartigen Weise gekoppelt, daß sie in Rückwärtszähler 16, 16AN₀-16AN₇, übertragen werden, welche Analogeingangsanschlüssen AN₀-AN₇ entsprechen. Ein aus einer A/D-Steuerschaltung 2 ausgegebenes A/D-Unterbre chungssignal S_A wird den Rückwärtszählern 16 zugeführt.

Der andere Aufbau ist derselbe wie derjenige der Fig. 10. Dieselben Bestandteile sind mit denselben Bezugszeichen be zeichnet, und deren Beschreibung ist ausgelassen.

Anschließend wird der Betrieb des Analog-Digital-Wandlers beschrieben werden.

Gemäß den im Abtastauswahl-Flagregister 9 geschriebenen Daten werden vorbestimmte Analogeingangsanschlüsse der Ana logeingangsanschlüsse AN₀-AN₇ abgetastet, wodurch eine Ab tastschleife gebildet wird. In der vorstehend beschriebenen Art und Weise wird eine Abtastoperation ausgeführt und die abgetastete Analogspannung in einen Digitalwert umgewan delt.

Die Anzahl von Wiederholungen einer Abtastschleife wurde vorher in das Umladeregister 21 geschrieben. Wenn eine Forderung einer zeitweiligen Umwandlung zum zeitweiligen Umwandeln von Analogspannungen ausgegeben wird, dann sendet die A/D-Steuerschaltung 2 ein Schalterschließsignal S_SW an die Schaltschaltung SW, so daß die Schaltschaltung SW ge schlossen wird.

Das Auswahlsignal S_SL2 wird der Auswahleinrichtung 15 zuge führt, und die Auswahleinrichtung 15, die mit vorbestimmten Rückwärtszählern 16 verbunden ist, welche den zeitweilig in Digitalwerte umzuwandelnden Analogspannungen entsprechen, wird in einen Auswahlzustand versetzt. Wenn an den externen Signaleingangsanschluß T_IN ein Auslösesignal übertragen wird, dann wird das Auslösesignal zum Umladeregister 21 ge sendet, so daß die Daten des Umladeregisters 21 in die den Analogeingangsanschlüssen AN₀-AN₇ entsprechenden Rück wärtszähler 16, 16AN₀-16AN₇, übertragen werden. Dann wird in die vorbestimmten Bits des Abtastauswahl-Flagregisters 9 durch die Auswahleinrichtung 15, die im Auswahlzustand ist, eine "1" geschrieben.

Gemäß den in den vorbestimmten Bits des Abtastauswahl-Flag registers 9 geschriebenen Daten wählt die Auswahleinrich tung die neue Analogspannung und tastet sie ab. Eine neue Abtastschleife wird gebildet, und eine Abtastoperation wird ausgeführt, um die abgetastete Analogspannung in einen Digitalwert umzuwandeln. In Reaktion auf das A/D-Unter brechungssignal S_A, das immer dann erzeugt wird, wenn ein Zyklus der Abtastschleife abgeschlossen ist, wird der vor eingestellte Wert des Rückwärtszählers 16 verkleinert. Wenn der Wert des Rückwärtszählers 16 auf "0" verkleinert ist, dann werden die gemäß der Forderung einer zeitweiligen Um wandlung geschriebenen Daten des Abtastauswahl-Flagre gisters 9 gelöscht und wird die Forderung einer zeit weiligen Umwandlung aufgehoben. Die Abtastoperation kehrt zurück zur Abtastoperation derjenigen Abtastschleife, die gebildet worden ist, bevor die Forderung einer zeitweiligen Umwandlung ausgegeben wurde.

Wie vorstehend beschrieben, können in Reaktion auf ein ex ternes Signal die Daten des Umladeregisters in die Rück wärtszähler übertragen und in das Abtastauswahl-Flagre gister geschrieben werden. In Abhängigkeit vom Wert des Rückwärtszählers kann die Anzahl von Wiederholungen einer Abtastschleife zum zeitweiligen Abtasten von Analogspan nungen gewählt werden.

Die siebente Ausführungsform

Fig. 14 ist ein Blockschaltbild, welches den Aufbau der siebenten Ausführungsform des Analog- Digital-Wandlers zeigt.

Ein Rückwärtszähler 13 ist mit einem Datenbus DB verbunden. Ein Zählbeendigungssignal ENDE aus dem Rückwärtszähler 13 wird einem Umladeregister 21 zugeführt. Das Umladeregister 21 ist mit dem Datenbus DB verbunden, so daß die Daten in das Register geschrieben und aus ihm ausgelesen werden können.

Das Umladeregister 21 ist ferner mit dem Rückwärtszähler 13 verbunden, so daß die Daten des Registers in den Rückwärts zähler 13 übertragen werden können. Der Rückwärtszähler 13 führt einem Flagregister zur Forderung einer zeitweiligen Umwandlung 11 das Zählbeendigungssignal ENDE zu. Das Flag register zur Forderung einer zeitweiligen Umwandlung 11 und ein Abtastauswahl-Flagregister 9 sind mit dem Datenbus DB und ferner mit einer A/D-Steuerschaltung 2 verbunden. Der andere Aufbau ist derselbe wie derjenige, welcher in Fig. 6 gezeigt ist, wobei das Abtastauswahl-Flagregister 9, das Flagregister zur Forderung einer zeitweiligen Umwandlung 11 und die A/D-Steuerschaltung 2 ausgenommen sind. Dieselben Bestandteile sind mit denselben Bezugszeichen bezeichnet, und deren Beschreibung ist ausgelassen.

Anschließend wird der Betrieb des Analog-Digital-Wandlers beschrieben werden.

Die durch das Register zur aufeinanderfolgenden A/D-Nähe rung 5, den D/A-Wandler 6 und dergleichen ausgeführte A/D- Umwandlung ist dieselbe wie diejenige, welche im Wandler der Fig. 4 ausgeführt wird. Die Analogspannung des ge wünschten Kanals wird mittels des Auswahlsignals S_SL ge wählt, welches aus der A/D-Steuerschaltung 2 gemäß den Daten des Abtastauswahl-Flagregisters 8 ausgegeben wird. Eine Abtastschleife wird gebildet, und die Abtastoperation wird ausgeführt, um die abgetastete Analogspannung in einen Digitalwert umzuwandeln.

Wenn in das Flagregister zur Forderung einer zeitweiligen Umwandlung 11 in Reaktion auf eine Forderung einer zeit weiligen Umwandlung Daten geschrieben werden, dann wird die durch die Forderung einer zeitweiligen Umwandlung gewählte Analogspannung in der nächsten Abtastschleife abgetastet, nachdem ein Zyklus der augenblicklichen Abtastoperation ab geschlossen wurde, und die zeitweilig umzuwandelnde Analog spannung in einen Digitalwert umgewandelt. Wenn die Abtast schleife mit der im Rückwärtszähler 13 voreingestellten An zahl wiederholt worden ist, dann wird der Wert des Rück wärtszählers 13 auf "0" verkleinert, wobei das Zählbe endigungssignal ENDE aus dem Rückwärtszähler 13 dem Flag register zur Forderung einer zeitweiligen Umwandlung 11 und dem Umladeregister 21 zugeführt wird. Die Daten des Flagre gisters zur Forderung einer zeitweiligen Umwandlung 11 wer den gelöscht und die Operation zum Abtasten der Analog spannungen gemäß der Forderung einer zeitweiligen Umwand lung wird gestoppt. Die Abtastoperation kehrt zurück zur Abtastoperation derjenigen Abtastschleife, die gebildet worden ist, bevor die Forderung einer zeitweiligen Umwand lung ausgegeben wurde. Gleichzeitig werden die Daten des Umladeregisters 21 in den Rückwärtszähler 13 übertragen.

Wenn danach die Forderung einer zeitweiligen Umwandlung abermals ausgegeben wird, dann wird die Abtastschleife zum Abtasten der zeitweilig umzuwandelnden Analogspannungen mit der Anzahl wiederholt, die übertragen wird und im Rück wärtszähler 13 voreingestellt ist. In Reaktion auf die Aus gabe der Forderung einer zeitweiligen Umwandlung können da her die zeitweilig umzuwandelnden Analogspannungen mit der den Daten des Umladeregisters 21 entsprechenden Anzahl ab getastet werden. Da ferner die Daten des Umladeregisters 21 in den Rückwärtszähler 13 übertragen werden, wird die CPU nicht dazu benötigt, den Prozeß des Schreibens der Daten in den Rückwärtszähler 13 auszuführen, wodurch die Belastung der CPU verkleinert werden kann.

Wie vorstehend detailliert beschrieben, können die Analog spannungen der Mehrzahl von Kanälen gemäß der Erfindung adäquat abgetastet werden, um dieselben in Digitalwerte um zuwandeln, und kann die Anzahl von Abtastschleifen, bei welchen die Abtastoperation einen Zyklus abschließt, ge wählt werden.

Im Verlauf eines kontinuierlichen Ausführens der Abtastope ration können ferner gewünschte Analogspannungen zeitweilig abgetastet werden, um dieselben in Digitalwerte umzuwan deln.

Ferner kann die Anzahl von Abtastungen der zeitweilig abzu tastenden Analogspannungen gewählt werden, und die Anzahl der zeitweiligen Abtastungen der Analogspannungen kann für jede der Analogspannungen der verschiedenen Kanäle gewählt werden.

Ferner kann die Erfindung vorzügliche Wirkungen erreichen, wie beispielsweise derart, daß die Analogspannungen gemäß einem externen Signal zeitweilig abgetastet werden können, daß die Anzahl der Wiederholungen einer Abtastschleife ge mäß einem externen Signal in einem Zähler festgesetzt und die Anzahl der zeitweiligen Abtastungen der Analogspan nungen gewählt werden kann und daß die Anzahl der zeit weiligen Abtastungen der Analogspannungen in einem Zähler festgesetzt werden kann, ohne eine Steuerung mittels einer CPU auszuführen.

Da diese Erfindung in verschiedenen Formen ausgeführt sein kann, ohne vom Wesen ihrer wesentlichen Merkmale abzuwei chen, ist die vorliegende Ausführungsform daher erläuternd und nicht beschränkend, da der Bereich der Erfindung eher durch die beigefügten Ansprüche als durch die ihnen vor stehende Beschreibung festgelegt ist, und es ist daher vor gesehen, daß alle in den Bereich der Abmessungen und der Grenzen der Ansprüche fallenden Änderungen oder Gleich wertigkeiten von derartigen Abmessungen und Grenzen der selben von den Ansprüchen umfaßt sind.

Claims

1. Analog-Digital-Wandler, bei welchem Analogspannungen einer Mehrzahl von Kanälen in einer Schleife abgetastet und an einen Komparator (7) übermittelt werden und jede der Analogspannungen in einen Digitalwert umgewandelt wird, umfassend:
eine Auswahleinrichtung (8), welche mit den Analogspannungen der Mehrzahl von Kanälen versorgt wird und welche eine Analogspannung aus denselben auswählt und die ausgewählte Analogspannung an den Komparator (7) aufeinanderfolgend ausgibt, und
ein erstesRegister (9), welches Daten bezüglich einer Abtast operation für jeden der der Mehrzahl von Kanälen entsprechenden Kanäle speichert und welches der Auswahleinrichtung (8) den Kanal der abzutastenden Analogspannung anzeigt,
gekennzeichnet durch
einen Zähler (13, 16), in dem eine Zahl gesetzt ist, die angibt, wie oft eine Abtastschleife der Analogspannungen darin ausgeführt wird, und welcher zählt, wie oft eine Auswahl der durch das erste Register angezeigten Analogspannung erfolgt, und
eine Analog-Digital-Steuerschaltung (2), welche eine Ausgabe aus der Auswahleinrichtung (8) stoppt, wenn ein Wert des Zählers die festgesetzte Zahl erreicht.

2. Analog-Digital-Wandler, bei welchem Analogspannungen einer Mehrzahl von Kanälen in einer Schleife abgetastet und an einen Komparator (7) übermittelt werden und jede der Analogspannungen in einen Digitalwert umgewandelt wird, umfassend:
eine Auswahleinrichtung (8), welche mit den Analogspannungen der Mehrzahl von Kanälen versorgt wird und welche eine Analogspannung aus denselben auswählt und die ausgewählte Analogspannung an den Komparator (7) aufeinanderfolgend ausgibt, und
ein erstes Register (9), welches Daten bezüglich einer Abtast operation für jeden der der Mehrzahl von Kanälen entsprechenden Kanäle speichert und welches der Auswahleinrichtung (8) den Kanal der abzutastenden Analogspannung anzeigt,
gekennzeichnet durch
ein zweites Register (11), welches Daten bezüglich einer Abtast operation für jeden der der Mehrzahl von Kanälen entsprechenden Kanäle speichert und welches der Auswahleinrichtung (8) den Kanal der zeitweilig umzuwandelnden Analogspannung anzeigt, und
eine Analog-Digital-Steuerschaltung (2), welche die Auswahlein richtung so steuert, daß sie die durch das erste Register (9) angezeigte Analogspannung ständig ausgibt, und welche die Aus wahleinrichtung (8) so steuert, daß sie die durch das zweite Register (11) angezeigte Analogspannung immer dann ausgibt, wenn das zweite Register (11) den Kanal einer zeitweilig umzuwandelnden Analogspannung anzeigt.

3. Analog-Digital-Wandler nach Anspruch 2, gekennzeichnet durch einen Signaleingangsanschluß, welcher mit dem zweiten Register (11) verbunden ist und ein Signal zuführt, das das Speichern der Daten im zweiten Register (11) anzeigt.

4. Analog-Digital-Wandler nach Anspruch 2, gekennzeichnet durch einen Zähler (13), in dem eine Zahl gesetzt ist, die angibt, wie oft eine Abtastschleife der durch das zweite Register auszuwählenden Analogspannung darin ausgeführt wird, und welcher zählt, wie oft eine Auswahl der Analogspannung erfolgt und ein Signal an das zweite Register ausgibt, wenn ein Wert des Zählers die ge setzte Zahl erreicht, das daraufhin die Anzeige stoppt.

5. Analog-Digital-Wandler nach Anspruch 1, gekennzeichnet durch ein zweites Register (11), welches Daten bezüglich einer Abtast operation für jeden der der Mehrzahl von Kanälen entsprechenden Kanäle speichert und welches der Auswahleinrichtung (8) den Kanal einer zeitweilig umzuwandelnden Analogspannung anzeigt, und einen Zähler (13), in dem eine Zahl gesetzt ist, die angibt, wie oft eine Abtastschleife der durch das zweite Register auszuwählenden Analogspannung darin ausgeführt wird, und welcher zählt, wie oft eine Auswahl der Analogspannung erfolgt und ein Signal an das zweite Register ausgibt, wenn ein Wert des Zählers die gesetzte Zahl erreicht, das daraufhin die Anzeige stoppt, wobei die Analog-Digital-Steuerschaltung (2) die Auswahleinrichtung so steuert, daß sie die durch das erste Register angezeigte Analogspannung ständig und die durch das zweite Register ange zeigte Analogspannung immer dann ausgibt, wenn das zweite Register (11) den Kanal einer zeitweiligen umzuwandelnden Analogspannung anzeigt.

6. Analog-Digital-Wandler nach Anspruch 4 oder 5, gekennzeichnet durch ein Umladeregister (21), welches in demselben gespeicherte Daten überträgt, wenn ein Signal zugeführt wird, wobei der Zähler (13) das Signal dem Umladeregister (21) zuführt, wenn ein Zählwert die festgesetzte Zahl erreicht.

7. Analog-Digital-Wandler nach Anspruch 1, dadurch gekennzeichnet,
daß der Zähler (16) eine Mehrzahl von Zählern (16 AN₀-16 AN₇) aufweist, die Daten bezüglich einer Abtastoperation für jeden der der Mehrzahl von Kanälen entsprechenden Kanäle speichert, in ihm jeweils eine Zahl gesetzt ist, die angibt, wie oft eine Abtast schleife in den Kanälen zeitweilig umzuwandelnder Analogspannungen ausgeführt wird, er das Register (9) mit Daten versorgt, die eine Abtastoperation dieser zeitweilig umzuwandelnden Analog spannungen anzeigen, und zählt, wie oft eine Auswahl der Analog spannungen erfolgt, und
daß die Analog-Digital-Steuerschaltung (2) eine Ausgabe der durch das Register (9) angezeigten und zeitweilig umzuwandelnden Analog spannungen aus der Auswahleinrichtung (8) stoppt, wenn der Wert der entsprechenden Zähler aus der Mehrzahl der Zähler die festgesetzte Zahl erreicht.

8. Analog-Digital-Wandler nach Anspruch 7, gekennzeichnet durch
ein Umladeregister (21), welches in den Zähler (16) Daten über trägt, wenn ein Signal zugeführt wird, und
einen Signaleingangsanschluß, welcher mit dem Umladeregister (21) verbunden ist und ein Signal zuführt, das das Speichern der Daten im Umladeregister (21) anzeigt.

9. Analog-Digital-Wandler nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß in die ersten und/oder zweiten Register die Daten über einen Datenbus eingeschrieben werden.