DE3784468T2

DE3784468T2 - Testbares mehrmodus-zaehlernetz und methode zur durchfuehrung des tests.

Info

Publication number: DE3784468T2
Application number: DE8787903801T
Authority: DE
Inventors: D Underwood
Original assignee: Hughes Aircraft Co
Current assignee: Raytheon Co
Priority date: 1986-06-18
Filing date: 1987-05-29
Publication date: 1993-09-23
Anticipated expiration: 2007-05-30
Also published as: GR870808B; US4745630A; KR880701409A; DE3784468D1; EP0272288B1; DK79288A; WO1987007968A3; NO880632D0; EG18237A; AU7486087A; CA1279107C; EP0272288A1; NO880632L; KR910008920B1; ES2006764A6; IL82617A0; JPS63503481A; DK79288D0; AU593114B2; WO1987007968A2

Description

Querverweis auf eine verwandte Anmeldung

Diese Anmeldung ist der Anmeldung EP-A-0 269 716 mit dem Titel "Look Ahead Terminal Counter" verwandt, welche gleichzeitig hiermit von demselben Erfinder angemeldet worden ist und für einen Vorgriffsendwertzähler beansprucht wird.

Erklärung zu Rechten auf Erfindungen, welche unter bundesstaatlich geförderter Forschung und Entwicklung gemacht worden sind

Die Regierung hat die Rechte an dieser Erfindung entsprechend der Erwerbsverordnung (Purchase Order) Nr. E31011L, unter dem Kontrakt Nr. F33615-83-C-0043, welche von dem Departement der Luftwaffe zuerkannt worden sind.

Hintergrund der Erfindung

Die vorliegende Erfindung bezieht sich auf Zähler und insbesondere auf ein Mehrmodus-Zählernetzwerk, welches zur Verwendung einer Zählerschaltung operativ ist, um eine Vielzahl von Funktionen durchzuführen.
Im allgemeinen ist ein Zähler eine Vorrichtung, welche zum Ändern eines unterscheidbaren Zustands in einen anderen geeignet ist. Zähler wirken, um Zustände zu verändern und dadurch auf den Empfang von einer vorherbestimmten Anzahl von Eingangs impulsen einen oder mehrere Ausgangssignale zu erzeugen. Eine Vielzahl von Zählerstufen werden häufig kaskadiert, um zusammen ein digitales Zählen durchzuführen. Eine Komponente so wie ein Register wird verwendet, um Zählerausgangssignale, welche der Anzahl von Eingangspulsen repräsentativ sind, zu erzeugen und zu speichern, oder die Anzahl von Geschehnissen eines bestimmten Ereignisses von Interesse. Ausgänge der Register können an eine zugeordnete Kombinationslogik angeschlossen werden, welche konstruiert ist, um ein Zustandsdekodierausgangssignal zu erzeugen, wenn die Registerausgänge sich auf vorherbestimmten Zuständen befinden, beispielsweise wenn all die Registerausgänge sich in einem Zustand befinden, was gewöhnlich als Endzahl (terminal count) verstanden wird. Es ist jedoch zu verstehen, daß eine unterschiedliche Kombinationslogik verwendet werden kann, um ein Zustandsdekodierausgangssignal zu erzeugen, wenn die Registerausgänge sich in irgendeinem vorherbestimmten Zustand befinden.
Wie hernach verwendet soll die Signalendzahl (TC) im allgemeinen verwendet werden, um ein Zustandsdekodierausgangssignal zu repräsentieren, welches als Antwort auf die Registerausgänge bei irgendeinem vorherbestimmten Zustand erzeugt worden ist.
Zähler werden häufig in Rechnernetzwerken verwendet, in Verbindung mit einer Vielzahl von unterschiedlichen Typen einer Kombinationslogik, um numerische Funktionen durchzuführen, welche es dem Rechner gestatten, Aufgaben zu lösen, welche sich auf Kombinationen, Permutationen und/oder Auswahl von diskreten Daten aus einer groben Menge von Eingangsdaten beziehen.
Zum Beispiel können verschiedene Typen einer Kombinationslogik mit Zählernetzwerken zusammengeschaltet werden, um die verschiedenen Wege zu analysieren, wie diskrete Objekte kombiniert und permutiert werden können. Der eine mag r Objekte von n unterschiedlichen Objekten zur wiederholten Auswahl desselben Objekts auswählen. Bei einigen technischen Ausdrücken kann die Kombinationslogik und ein zugeordnetes Zählernetzwerk arbeiten, um ein grobes Volumen von Eingangsdaten in definierbare Gruppen zu sortieren, welche einige gemeinsame Charakteristiken besitzen. Eine solche Anwendung wäre es, Komponenten von Radarrückkehrsignalen abzutrennen, welche das Vorhandensein eines sich bewegenden Ziels anzeigen, oder einfallende Röntgenstrahlsignale abzuspalten, welche Signalkomponenten repräsentativ der Existenz von Krebsgeschwüren in einem Patienten aufweisen. Solche Anwendungen erfordern typischerweise eine Erzeugung von komplexen Signalen repräsentativ numerischer Funktionen, die Kombination von Eingangsdaten mit jenen Funktionen und eine Analyse des Wiederauftretens von vorherbestimmten Signalmustern innerhalb der Kombination. Eine Schaltung zur Durchführung jener Funktionen umfaßt eine komplexe Kombinationslogik und eine ausgedehnte Anzahl von Zählern, welche wirkend mit der Kombinationslogik verbunden sind.
Oft sind Zählernetzwerke und Kombinationslogik hinblicklich der Testverfahren nicht abtrennbar, so daß es unmöglich ist, zwischen einem Fehler in der Kombinationslogik und einem Fehler in dem Zählernetzwerk zu differenzieren. Darüber hinaus kann eine Vielzahl von Zählerstufen innerhalb einer groben Schaltung "vergraben" werden, so daß es nahezu unmöglich ist, zu identifizieren, wo irgendein Fehler auftritt. Wo zusätzlich der Zähler über seinem vollständigen Betriebszyklus in eine logische Ablauffolge gebracht werden muß, um ein Ausgangssignal zu erzeugen, kann die Zeit, welche nötig ist, um einen derartigen Test durchzuführen, unakzeptabel lang sein und die Information, welche von dem Testverfahren erhalten wir, kann auf einfache Bestimmung begrenzt werden, ob das Gesamtnetzwerk wie gewünscht arbeitet, ohne irgendeine Differenzierung bezüglich der Quelle irgendeines Fehlers. Darüber hinaus wird wie unten erklärt ein solcher Test nicht notwendigerweise Fehler identifizieren, die bei Zuständen außer dem Endzustand des Zählernetzwerks erscheinen. Folglich ist die Information, welche von derartigen heutigen Testverfahren erlangt wird, zu klein und die Zeitdauer, welche nötig ist, die Information zu erlangen, ist zu lang.
Um das Testen der Zähler, welche in digitalen Verarbeitungssystemen verwendet werden, zu erleichtern, ist es üblicherweise nötig, eine grobe Anzahl von Taktpulsen an die Zählerschaltung anzulegen und zu bestimmen, ob die Zählersignale als Antwort auf die geeignete Anzahl von Taktpulsen genau erzeugt worden sind. In einigen Fällen kann es hinreichend sein, zu bestätigen, daß der Endzahlausgang des Zählernetzwerks nach der korrekten Anzahl von Taktpulsen sich ereignet, d. h., daß das Zählernetzwerk ein Endzahlausgangssignal zu der Zählernetzwerk-Zyklusrate erzeugt. Jedoch wird von jenen, die mit Zählernetzwerken vertraut sind, verstanden, daß eine Überprüfung lediglich des Endzahlausgangssignals nicht sichert, daß jedes einzelne Zählerregister korrekt arbeitet. Das Versagen eines einzelnen Zählerregisters kann den Verlust von Information von der Kombinationslogik zu Folge haben, welche mit einem inoperativen Zählerregister verbunden ist, und den Verlust von Zwischenausgangssignalen von dem Zählernetzwerk. Solche Fehler können beispielsweise dort auftreten, wo der Ausgang eines oder mehrerer Zählerregister bei einem hohen Pegel gehalten wird, und können nicht durch eine einfache Prüfung des Endzahlausgangs des Zählernetzwerks festgestellt werden. Demgemäß ist es häufig nötig, den Ausgang jedes einzelnen Zählerregisters nach jedem Taktpuls während eines Zyklus zu überprüfen. Dieses Verfahren kann nicht nur zeitraubend sein, sondern kann ebenso einen übermäßigen Betrag von zugeeignetem Speicherplatz und eine Vergleichsschaltung erfordern. Wo eine Vielzahl von Zählerstufen kaskadiert sind, ist es noch zeitaufwendiger, den Zustand jedes Zählerregisters mit dem erwarteten Zustand nach jedem Taktpuls und die zugeordneten Zählerfreigabepulse mit einem Zyklus des Zählers d. h. der Netzwerkzykluszeit zu vergleichen.
Neben den Fehlern, welche mit gehaltenen Zählerregistern verbunden sind, können sich Fehler ergeben, wo das Zählernetzwerk versagt, die Erzeugung eines Endzahlsignals früh genug nach dem passenden Taktpuls zu erzeugen, obwohl es operativ ist, geeignet Zustandsänderungen als Antwort auf Eingangssignale zu bewirken. Solche Fehler werden gewöhnlich auf Laufbedingungen bezogen. Andere Fehler treten dort auf, wo herrührend von vorübergehenden Bedingungen innerhalb des Zählernetzwerks ein Endzahlsignal zu einer ungeeigneten Zeit erzeugt wird. Eine kurze Erklärung darüber, wie solche falschen Endzahlsignale erzeugt werden können, wird für ein vollständigeres Verstehen der vorliegenden Erfindung für sinnvoll erachtet.
Wie vorhergehend angezeigt arbeitet ein Zählernetzwerk typischerweise, um ein Endzahlsignal zu jeder Zeit zu erzeugen, zu welcher das Zählernetzwerk durch eine vorherbestimmte Anzahl von Taktpulsen sequentiell ordnet. Nachdem jedes Zählerregister in einer logischen Ablauffolge auf einen gewünschten Ausgangszustand gebracht wird, erkennt die Logik, welche einen Teil des Zählernetzwerks bildet, die Existenz der gewünschten Zustandsbedingung an jedem Zählerregister und gibt die Erzeugung eines Endzahlsignals auf das Vorkommen des nächsten Taktpulses frei. Schwierigkeiten ergeben sich dort, wo herrührend von Faktoren wie in den Schaltungskomponenten innewohnende Fortpflanzungsverzögerungen der Ausgangszustand der Zählerregister sich kurz in einem Zustand befinden kann, der die Erzeugung eines Endzahlsignals freigibt, obwohl der Zähler bis dahin noch nicht die gewünschte Anzahl von Eingangspulsen empfangen hat. Wenn daher der nächste Taktpuls sich ereignet, bevor die Zählerregister vollständig zu den Zuständen entsprechend der laufenden Zahl übergegangen sind, kann ein falsches Endzahlsignal von dem Zähler erzeugt werden.
Um so zusätzlich eine verbesserte Technik zum Testen des Betriebs des Zählers und der verbundenen Kombinationslogik vorzusehen, ist die vorliegende Erfindung ebenso auf eine Schaltung zum Reduzieren von Zählerfortpflanzungsverzögerungen gerichtet und zum Eliminieren falscher Ausgangssignale, welche mit einer Endzahl verbunden sind wie unten beschrieben wird.
Aus der US-A-4 092 522 ist ein Mehrmodus-Zählernetzwerk bekannt, welches eine Vielzahl von Register enthält, welche Eingangs- und Ausgangsports aufweisen, und eine Zählerfreigabeschaltung. Jeder der Register kann separat und unabhängig getestet werden.
Aufgabe der vorliegenden Erfindung ist es, eine verbesserte Technik zum Testen des Betriebs eines Zählernetzwerks vorzusehen.
Die Aufgabe wird gelöst durch eine Vorrichtung nach Anspruch 1 und ein Verfahren nach Anspruch 10.
Die vorliegende Erfindung sieht ein Mehrmodus-Zählernetzwerk und ein Verfahren zum Testen des Betriebs des Mehrmodus-Zählernetzwerks vor. Das Mehrmodus-Zählernetzwerk umfaßt eine Zählerschaltung, welche aus einer Vielzahl von Zählerregistern gebildet ist, und eine Multiplexerschaltung, welche aus einer Vielzahl von Multiplexern gebildet ist, wobei jeder der Multiplexer an ein zugeordnetes Register angeschlossen ist und betrieben wird, um selektiv das Eingangssignal zu variieren.
Gemäß der vorliegenden Erfindung wird ein Mehrmodus-Zählernetzwerk und ein Verfahren zum Testen des Betriebs des Mehrmodus-Zählernetzwerks offenbart. Das Mehrmodus-Zählernetzwerk umfaßt eine Zählerschaltung, welche aus einer Vielzahl von Zählerregistern gebildet ist, und eine Multiplexerschaltung, welche aus einer Vielzahl von Multiplexern gebildet ist, worin jeder der Multiplexer an ein zugeordnetes Register angeschlossen ist und operativ ist, um selektiv das Eingangssignal zu variieren, welches dem zugeordneten Register übermittelt worden ist, so daß die Register in einem der Vielzahl von Betriebsmoden arbeiten. Durch Steuern der Auswahl des Eingangssignals, welches den Registern übermittelt wird, kann das Netzwerk alternativ angeordnet sein, um traditionelle Zählfunktionen durchzuführen, oder kann angeordnet sein, um einen seriellen Signalpfad zur Übermittlung eines Testmusters durch die Register und Multiplexer vorzusehen, um den Betrieb der Multiplexer, Register und der zugeordneten Kombinationslogik zu testen. Das Testmuster kann durch die Schaltung übermittelt werden, die Zählfreigabeschaltung und parallele Ladefunktionen umleiten und so unabhängig von traditionellen Zählersteuerungen sein und einer Zählernetzwerk-Zykluszeit, d. h. der Zeit, welche für den Zähler für den Übergang durch einen kompletten Zyklus nötig ist. Alternativ kann ein Testmuster seriell auf einen gewünschten Teil des Zählers geschoben werden; dann kann der Schaltung gestattet werden, auf einem gewünschten Segment von Eingangsdaten zu arbeiten; und das Ergebnis der Operation wird innerhalb des Zählernetzwerks erlangt und danach seriell herausgeschoben. Auf diese Weise kann der Betrieb einer Kombinationslogik oder einer anderen Schaltung selektiv über den kombinierten Betrieb der Zählertest- und -lademoden getestet werden.
In der vorliegenden bevorzugten Ausführungsform sind die Multiplexer ebenso operativ, um die Eingänge den zugeordneten Registern zu übermitteln, um den Ausgang der Register auf ihren jeweiligen Pegeln zu halten, um parallel Daten in die Register zu laden oder den Ausgang der Register auf vorherbestimmte Pegel zu setzen.
Eine Vorgriffsendwertzählerschaltung ist ebenso vorgesehen, um Verzögerungszeit zwischen dem Auftreten einer gewünschten Zahl von Eingangssignalen und der resultierenden Erzeugung eines Endzahl-Ausgangssignals zu reduzieren. Die Endzahl-Freigabeschaltung ist ebenso operativ, um falsche Bedingungen innerhalb des Netzwerks von dem Zählerausgang zu isolieren.
Es ist ein Vorteil der vorliegenden Erfindung, ein Zählernetzwerk vorzusehen, worin ein Fehler eines spezifischen Registers oder einer Kombinationslogik, welche mit einem spezifischen Register verbunden ist, gelöst werden kann.
Ein anderer Vorteil der vorliegenden Erfindung ist es, ein Zählernetzwerk vorzusehen, bei welchem die Ausbreitungsverzögerungen und fehlerhaften Ausgangssignale, welche mit der Endzahl verbunden sind, reduziert oder eliminiert werden können.
Ein weiterer Vorteil der vorliegenden Erfindung ist es, den Betrieb des Zählers in einer Vielzahl von Moden zu gestatten, welche einen Zählmodus, ein Testmodus, ein Haltemodus, ein Löschmodus und ein Datenlademodus umfassen, wodurch das Zählernetzwerk vielseitiger, testbarer und zuverlässiger gemacht wird.

Kurze Beschreibung der Zeichnung

Fig. 1 zeigt das Schaltungsdiagramm, welches die vorliegende bevorzugte Ausführungsform erläutert.

Detaillierte Beschreibung der vorliegenden bevorzugten Ausführungsform

Die detaillierte Beschreibung, welche unten in Verbindung mit den beigefügten Tabellen und der Zeichnung bekanntgegeben ist, ist lediglich als eine Beschreibung der vorliegenden bevorzugten Ausführungsform der Erfindung beabsichtigt, und es ist nicht beabsichtigt, die einzige Form zu repräsentieren, in welcher die vorliegende Erfindung konstruiert oder verwendet werden kann. Die Beschreibung gibt die Funktionen und die Folge von Geschehnissen bekannt, welche durch die Erfindung in Verbindung mit der illustrierten Ausführungsform bewirkt wird. Es wird jedoch verstanden, daß dieselben oder gleichwertige Funktionen und Folgen durch unterschiedliche Ausführungsformen erreicht werden können, welche ebenso beabsichtigt sind, im Rahmen der Erfindung zu liegen.
Bezüglich Fig. 1 wird eine exemplarische Schaltung zum Bereitstellen der Struktur und Funktionen der vorliegenden Erfindung erläutert. Eine Identifizierung der Signale, welche an Fig. 1 erläutert werden, ist unten in Tabelle I vorgesehen. Tabelle I Identifizierung der Signale Name Funktion Logisch Null Kontrollfunktion zum Löschen oder Setzen des Endwertzählers Serieller Eingang Testeingangsstrom Look-ahead Ein Nicht Look-ahead-Signal von der vorhergehenden Stufe Paralleles Eingangssignal Vier parallele Eingangssignale Endzahl vorausgehend Nicht Komplementäre Endzahl von der vorhergehenden Stufe Zählfreigabe Nicht Komplementäres Zählerfreigabesignal Auswahl Auswahleingang zu den Multiplexern Haltaen Haltezähler Parallele Freigabe Nicht Komplementäres paralleles Ladefreigabesignal Takt Zeitsteuerungssignal Rückstellung Stelle asynchrone Flip-Flops zurück Zählerregisterausgänge Zählerregisterausgänge Look-ahead-Ausgang Nicht Komplementäres Look-ahead-Ausgangssignal Endzahl Endzahl Endzahl Nicht Komplementäre Endzahl
Wie in Fig. 1 gezeigt umfaßt das Zählernetzwerk 11 eine Vielzahl von Registern (REG) 13, 15, 17, 19 und 21. Jedes der Register 13, 15, 17, 19, und 21 ist vorzugsweise als D-Flip-Flop gebildet und kann als Flip-Flop des Modells F100151 implementiert werden, welches von der Fairchild Camera and Instrument Corporation hergestellt wird.
Der Eingang jedes der Register ist durch einen zugeordneten Multiplexer (MUX) 23, 25, 27, 29 bzw. 31 vorgesehen, welche als Multiplexer des Modells F100171 implementiert werden können, die von der Fairchild Instrument and Camera Corporation hergestellt werden. Wie von der Fachwelt verstanden wird der Signalpegelausgang, welcher an dem Z-Ausgang jedes der Multiplexer vorliegt, in die zugeordneten Register durch das Signal CLOCK getaktet, welches an den C-Eingang an die Register angelegt wird. Folglich erscheint der Signalpegel, welcher an dem Z-Ausgang jedes der Multiplexer auftritt, an dem Q-Ausgang des zugeordneten Registers, auf den nächsten CLOCK-Puls folgend. Die Zeitverzögerung zwischen dem Erscheinen eines Signalpegels an dem Z-Ausgang des Multiplexers und dem Erscheinen eines entsprechenden Signals an dem Q-Ausgang des zugeordneten Registers wird durch zwei prinzipielle Faktoren bestimmt, d. h. die Verzögerung zwischen dem Erscheinen des Multiplexer-Ausgangs und dem Auftreten des nächsten folgenden Taktpulses und die interne Fortpflanzungsverzögerung des Registers.
Jeder der Multiplexer 23, 25, 27, 29 und 31 ist mit einer Vielzahl von Eingangsanschlüssen I0, I1, I2 und I3 versehen. Die Multiplexer sind steuerbar, um das Signal von einem der vier ausgewählten Eingangsanschlüsse an den Z-Ausgang der Multiplexer als Antwort auf die Steuersignale S0 und S1 zu übertragen. Die Steuersignale S0 und S1 werden von der Logikschaltung 32 als Antwort auf die extern erzeugten Signale SELECT, HOLD und PEN wie unten auf den Tabellen II, III und IV wiedergegeben erzeugt. Die Logikschaltung 32 ist operativ, um die SELECT-, HOLD- und PEN Signale in geeignete S0- und S1-Signale zum Auswählen des geeigneten Eingangs als Antwort auf die externen Signale zu übersetzen.
Logikschaltungen 33, 35, 37 und 39 umfassen eine Zählerfreigabeschaltung, welche operativ ist, sequentiell einen Eingang dem I0-Port der Multiplexer 23, 25, 27, bzw. 29 bereitzustellen, wenn das Netzwerk 11 in einem Zählmodus betrieben wird. Die Zählerfreigabeschaltung 33, 35, 37 und 39 kooperiert mit den Multiplexern und Registern, um sequentiell Ausgangssignale von den Registern 13, 15, 17 bzw. 19 auf das Vorliegen einer vorherbestimmten Anzahl von Taktpulsen zu erzeugen. Auf geeignetes sequentielles Ordnen der Register 13, 15, 17, und 19 wird das Register 21 freigegeben, was schließlich zur Erzeugung eines Terminaltaktsignals TC an dem Q-Ausgang des Registers 21 führt.
Die Endzahlausgangsfreigabeschaltung 41 wird vorzugsweise als ODER/NICHT-ODER-GATTER gebildet, welches an die komplementären Ausgänge (ZN) der Multiplexer 23, 25, 27, und 29 angeschlossen ist. Der Anschluß an die ZN-Ausgänge veranlaßt die Endzahlausgangsfreigabeschaltung 41 ein Freigabesignal an den I0-Eingang des Multiplexers 31 zu übertragen, wenn sich alle ZN-Terminals in einem Null-Zustand befinden, d. h. auf das Auftreten des Taktpulses, welches dem Taktpuls vorangeht, welcher das Endzahlsignal erzeugt. Folglich werden der Z-Ausgang des Multiplexers 31 und daher der D-Eingang zum Register 21 als Antwort auf den Taktpuls freigegeben, welcher unmittelbar dem Taktpuls vorangeht, welcher das Endzahlsignal erzeugt. Auf das Geschehnis des nächsten CLOCK-Pulses wird das Register 21 veranlaßt, ein Endzahlsignal (TC) zu erzeugen. Durch die Verwendung der Endzahlausgangsfreigabeschaltung 41 wird ein Vorgriffsendzahlschema (look-ahead terminal count scheme) erwirkt, so daß die Erzeugung des Endzahlsignals TC bis zum Auftreten des entsprechenden Taktpulssignals lediglich durch die Zeit verzögert wird, welche der Fortpflanzungsverzögerung entspricht, die dem Betrieb des Registers 21 innewohnt. Es ist zu verstehen, daß durch Variation der Schaltung, welche zur Bildung der Endzahlausgangsfreigabeschaltung 41 verwendet wird oder der Anschlüsse daran, ein ähnliches Vorgriffsendzahlschema erwirkt werden kann, um der Erzeugung eines Endzahlfreigabesignals als Antwort auf irgendeine vorherbestimmte Anzahl von Taktpulsen zu entsprechen.
Darüber hinaus verhindert der Einschluß des Registers 21 die Erzeugung von falschen Endzahlsignalen, wo die Endzahlausgangsfreigabeschaltung 41 ein Endzahlfreigabesignal an dem I0-Anschluß des Multiplexers 31 als Antwort auf vorübergehende Bedingungen der Multiplexer 23, 25, 27 und 29 erzeugt. Wenn beispielsweise das Netzwerk 11 von einer Zahl 1101 zu 1110 übergeht, kann es einen kurzen Moment geben, bei welchem die Zahl als 1111 erscheint, was zu einem Eingang 0000 zu der Endzahlausgabefreigabeschaltung 41 führt und folglich zur Erzeugung eines Endzahlfreigabesignals, welches dem I0-Port des Multiplexers 31 übermittelt wird. Wenn sich das Netzwerk 11 in dem Zählmodus befindet, führt diese Bedingung zur Übermittlung eines Endzahlfreigabesignals zu dem Eingang des Registers 21. Jedoch arbeitet das Register 21, um derartige vorübergehende Bedingungen von dem Ausgang des Netzwerks 11 zu isolieren, und wird nur einen Ausgang erzeugen, wenn das Register zu der Zeit freigegeben wird, an welchem ein CLOCK-Signal empfangen worden ist. Zu der Zeit sollten die vorübergehenden Bedingungen zerstreut sein und die Multiplexer sollten alle in ihre richtigen Zustände übergegangen sein. Wie von der Fachwelt erkannt sollte die CLOCK-Rate unter Berücksichtigung jener vorübergehender Bedingungen ausgewählt werden und sollte den Schaltungskomponenten genügend Zeit geben, um zwischen den CLOCK-Pulsen einen Übergang zu vollenden.
Die vorliegende Erfindung gestattet dem Zählernetzwerk 11 ohne ein in logischen Ablauf bringen der Register und der verbundenen Kombinationslogik durch den vollständigen Netzwerkzyklus getestet zu werden. Durch Kontrollieren des Zustands S0 und S1 kann dem Multiplexer 23 der Testmustereingang von dem SI-Terminal eingegeben werden und seriell durch die verbleibenden Multiplexer und Register übertragen werden, unabhängig von der Rate, bei welcher das Endzahlsignal erzeugt wird.
In der vorliegenden bevorzugten Ausführungsform kann ein Test-Muster von dem seriellen Eingangsport (SI) dem Testeingangsport (I2) des Multiplexers 31 übertragen werden. Wenn sich S0 und S1 auf geeignetem Pegel befinden, wird jeder der Multiplexer 23, 25, 27, 29 und 31 arbeiten, um das an dem Eingangsport 12 vorliegende Signal jedes zugeordneten Multiplexers auszugeben. Das Signal wird danach dem Eingangsport D des zugeordneten Registers übermittelt. Danach wird das Signal dem Ausgangsport Q des Registers übertragen und wird wiederum an den Eingangsport 12 eines anderen Multiplexers übertragen. Auf dieses Weise wird der Ausgang des Registers 21 dem Port 12 des Registers 23 übertragen. Das Signal wird danach dem Ausgang des Registers 13 und danach dem Eingangsport 12 des Registers 25 übertragen. Dasselbe Signal wird dem Register 15 und danach dem Eingangsport 12 des Multiplexers 27 übertragen. Der Ausgang des Registers 17 wird auf ähnliche Weise dem Eingangsport I2 des Multiplexers 29 übertragen. Der Ausgang des Multiplexers 29 wird dem Register 19 übertragen, von welchem ein serieller Ausgang des Testmusters vom Anschluß Q(1) entladen wird. So wird der Testmustereingang zu dem Netzwerk 11 an dem Anschluß SI seriell durch jeden der Multiplexer und Register übertragen und wird schließlich vom Anschluß Q(1) ausgegeben. Wie oben bemerkt ist die Rate, bei welcher das Eingangstestmuster durch die Multiplexer und Register übertragen wird, unabhängig von dem Betrieb der Zählerfreigabeschaltung 33, 35, 37 und 39. Dementsprechend können alle Multiplexer und Register auf bequeme und schnelle Weise getestet werden, unabhängig irgendeiner zusammengeschalteten Kombinationslogik oder der Rate, bei welcher das Endzahlsignal (TC) erzeugt wird, d. h. der Netzwerkzykluszeit.
Wie in Fig. 1 gezeigt, können die Testmusterausgänge ebenso an den Anschlüssen Q(2), Q(3), Q(4) und TC erlangt werden. Auf diese Weise kann der Betrieb jedes Multiplexers und Registerpaars unabhängig voneinander geprüft werden. Es sollte jedoch erwähnt werden, daß Fehler eines spezifischen Registers aufgelöst werden können unter Verwendung des seriellen Ausgangs durch Schieben von vorherbestimmten Datenmustern, Betrieb im Zählmodus, Schieben von Daten durch das Netzwerk und Vergleichen des Ausgangs mit erwarteten Pegeln.
Zusätzlich zum Übertragen des Ausgangs jedes Registers zu dem Eingangsport I2 eines nicht zugeordneten Multiplexers wird ebenso der Ausgang jedes Registers dem Eingangsport I2 des zugeordneten Multiplexers übertragen. Auf die Erzeugung von geeigneten Steuersignalen S0 und S1 (vergleiche Tabellen II, III und IV) wird jeder Multiplexer betrieben, um das Signal, welches an dem Eingangsport I1 erscheint, dem zugeordneten Register zu übertragen. So wird der Ausgang des Registers mit seinem derzeitigen Pegel beibehalten bis die Signale S0 oder S1 verändert werden oder bis das Register zurückgesetzt wird.
Das Zählernetzwerk 11 kann ebenso arbeiten, um parallel eine Vielzahl von Datenbits zu laden. In der vorliegenden bevorzugten Ausführungsform kann eine Vielzahl von Datenbits dem Zählernetzwerk 11 an dem Anschluß P übertragen werden und den Multiplexern 23, 25, 27 und 29 an den Eingangsports 13 jener Multiplexer übertragen werden. Auf das Erscheinen von geeigneten PEN-, SELECT- und HOLD-Signalpegeln wird die Information, welche an den Eingangsports 13 erscheint, an die zugeordneten Register übertragen und schließlich von den Registern an den Anschlüssen Q(1), Q(2), Q(3), und Q(4) an eine externe Schaltung übertragen. Die Zählerfreigabeschaltung 33, 35, 37 und 39, die Endzahlausgangsfreigabeschaltung 41, Register 21 und dem Multiplexer 31 müssen nicht verwendet werden, wenn das Netzwerk 11 in dem parallelen Lastmodus eingerichtet ist. Wenn die Endzahl parallel in die Register 13, 15, 17 und 19 geladen wird, wird ein Endzahlausgangssignal vom Register 21 als Antwort auf denselben Taktpuls erzeugt, welcher auf die parallelen Last der Register verwendet wird.
Wie oben erwähnt kann das Netzwerk 11 verwendet werden, um das Prüfen des Betriebs einer externen Kombinationslogik, welche an das Netzwerk 11 angeschlossen ist, zu erleichtern. Wo der Ausgang einer externen Kombinationslogik an die Eingangsports I3 der Multiplexer zum parallelen Laden übertragen wird, kann das Netzwerk 11 betrieben werden, um einen begrenzten Betrag von Daten von der Kombinationslogik ein zugeben und danach in einem Testmodus betrieben werden, um seriell Daten aus zugeben, welche in den Registern eingeschlossen sind. So kann der Ausgang der externen Kombinationslogik gehalten werden und seriell zum Vergleich gegenüber erwarteten Pegeln ausgegeben werden. Der Betrieb der externen Kombinationslogik kann daher vis a vis der Zählertestschaltung des Netzwerks 11 getestet werden.
Wenn gewünscht kann eine Vielzahl von Zählernetzwerken 11 kaskadiert werden, um Zählungen hoher Ordnung zu erleichtern. In solch einem kaskadierten Netzwerk dient das komplementäre Endzahlsignal (TCN) der ersten Stufe als komplementäres Endzahlvorsignal (TCPN) der zweiten Stufe. Ähnlich dient das komplementäre Vorgriffsausgangssignal (look ahead output signal) (LA OUT N) von der ersten Stufe als komplementäres Vorgriffseingangssignal (LA IN N) der folgenden Stufe. Ähnlich kann das serielle Ausgangssignal von dem Anschluß Q(1) der ersten Stufe als serielles Eingangssignal (SI) für die folgende Stufe verwendet werden. Auf diese Weise kann irgendeine Anzahl von Stufen kaskadiert werden ohne die Notwendigkeit einer externen Logik.
Wie vorher erörtert können verschiedene Modifikationen, Additionen und Ersetzungen erwirkt werden, um die Struktur und die Funktion der Komponententeile zu implementieren, ohne vom Umfang und Rahmen der Erfindung abzuweichen. Beispielsweise können eine andere Zählerfreigabeschaltung und verschiedene alternierende mehrfach ausnützende Schemen verwendet werden, um verschiedene Zählschemen zu implementieren oder verschiedene Kombinationslogikschaltungen innerhalb des Rahmens der Erfindung. Darüber hinaus kann es klar vorweggenommen werden, daß die vorliegende Erfindung Anwendung in verschiedenen Gebieten neben jenen speziell angesprochenen haben kann. Tabelle II Berechtigung von Betriebsmoden SELECT HOLD Funktion kDies ist ein Zähl- oder Lademodus. Wenn PEN inaktiv ist, zählt der Zähler synchron unter der Steuerung von CEN. Wenn PEN aktiv ist, wird der Zähler synchron parallel die Bits P(1) bis P(4) laden, wobei P(4) das höchstwertige Bit ist Haltemodus. Der Zähler wird in seinem gegenwärtigen Zustand gehalten, d. h. Q(t+1) + Q(t) Testmodus. Der Zähler wird seriell von der SI-Leitung durch alle Register des Zählers und aus Leitung Q(1) heraus schieben. Setzmodus. Die Zählerregisterwerden synchron gesetzt, beispielsweise auf einen Nullzustand Tabelle III Ausgewählte Eingänge der Multiplexer 23, 25, 27, 29 SElECT HOLD S&sub0; S&sub1; EINGANG Tabelle IV Ausgewählte Eingänge der Multiplexer 23, 25, 27, 29 SELECT HOLD S&sub0; S&sub1; EINGANG

Claims

1. Ein Mehrmodus-Zählernetz (11) mit:

einer Mehrzahl von Registern (13, 15, 17, 19 und 21), wobei jede der Mehrzahl von Registern (13, 15, 17, 19 und 21) einen Eingangs- und einen Ausgangsanschluß aufweist;

einer Mehrzahl von Zählerfreigabeschaltungen (33, 35, 37 und 39); und

einen Testmuster-Datenfluß-Eingangsanschluß (SI);

dadurch gekennzeichnet, daß

eine Mehrzahl von Multiplexern (23, 25, 27, 29 und 31) vorgesehen ist, wobei jeder der Multiplexer (23, 25, 27, 29 und 31) eine Mehrzahl von Eingangs- und Ausgangsanschlüssen aufweist, wobei jeder der Multiplexer (23, 25, 27, 29 und 31) einen Ausgangsanschluß aufweist, welcher an einen Eingangsanschluß eines zugeordneten Registers der Mehrzahl von Registern (13, 15, 17, 19 und 21) angeschlossen ist, wobei die Multiplexer-Eingangsanschlüsse einen Zähleingangsanschluß (I0) und einen Testeingangsanschluß (I2) enthalten; worin

der Ausgang jeder der Mehrzahl von Zählerfreigabeschaltungen (33, 35, 37 und 39) an den Zähleingangsanschluß (I0) eines entsprechenden Multiplexers der Mehrzahl von Multiplexern (23, 25, 27, 29 und 31) angeschlossen ist;

der Testmuster-Datenfluß-Eingangsanschluß (SI) an den Testeingangsanschluß (I2) eines ersten Multiplexers der Mehrzahl von Multiplexern (23, 25, 27, 29 und 31) angeschlossen ist, welche einem ersten Register der Mehrzahl von Registern zugeordnet sind;

der Ausgangsanschluß des ersten Registers der Mehrzahl von Registern (13, 15, 17, 19 und 21) an den Testeingangsanschluß (I2) eines weiteren Multiplexers der Mehrzahl von Multiplexern angeschlossen ist, welche einem weiteren Register der Mehrzahl von Registern (13, 15, 17, 19 und 21) zugeordnet sind, worin

ein dazwischenliegender Testmusterausgangsanschluß an jeden der Ausgangsanschlüsse (Q) der Mehrzahl von Registern (13, 15, 17, 19 und 21) angeschlossen ist, worin all die Multiplexer und ihre zugeordneten Register aufeinanderfolgend in Kaskade auf dieselbe Art wie die ersten und die weiteren Multiplexer angeschlossen sind und ihre zugeordneten Register der Ausgangsteil des letzten zugeordneten Registers, welcher den Endausgang des seriellen Testdatenmusters darstellt, derart sind, um seriell verschachtelt zu sein, um ein serielles Testdatenmuster als Antwort auf ein Taktsignal zu schieben; und dadurch, daß

die Multiplexer-Steuerlogikschaltung (32) zum selektiven Steuern der Multiplexer (23, 25, 27, 29 und 31) vorgesehen ist, so daß ausgewählte Eingangsanschlüsse jedes Multiplexers (23, 25, 27, 29 und 31) an den Ausgangsanschluß der Multiplexer angeschlossen sind und dadurch an den Eingangsanschluß des zugeordneten Registers der Mehrzahl von Registern (13, 15, 17, 19 und 21), so daß die Multiplexer (23, 25, 27, 29 und 31) in einem Betriebsmodus einer Mehrzahl von Betriebsmoden arbeiten, wobei die Betriebsmoden einen Zählmodus enthalten, worin die Multiplexer (23, 25, 27, 29 und 31) gesteuert werden, um die Zählerfreigabeschaltung (33, 35, 37 und 39) an die Mehrzahl von Registern (13, 15, 17, 19 und 21) über den Zähleingangsteil (I&sub0;) zum Zwecke des Erzeugens eines Zählerausgangssignals bei einer vorherbestimmten Zählerzyklusrate anzuschließen, und ebenso einen Testmodus enthalten, worin die Mehrzahl von Multiplexern (23, 25, 27, 29 und 31) gesteuert werden, um den Testmuster- Datenfluß-Eingangsanschluß (SI) an die Mehrzahl von Registern (13, 15, 17, 19 und 21) in Kaskade zum Zwecke eines seriellen Schiebens eines Testmusters durch die Mehrzahl von Registern (13, 15, 17, 19 und 21) anzuschließen.

2. Das Mehrmodus-Zählernetz nach Anspruch 1, worin die Mehrzahl von Registern (13, 15, 17, 19 und 21) und die Multiplexer seriell miteinander verbunden sind, wenn die Multiplexer (23, 25, 27, 29 und 31) gesteuert werden, um in dem Testmodus zu arbeiten.

3. Das Mehrmodus-Zählernetz nach Anspruch 2, des weiteren mit:

einem Netztestmuster zum Anlegen an den Netztestmuster- Datenfluß-Eingangsanschluß (SI); und

einem Netztestmuster-Ausgangsanschluß (Q) zum Ausgeben des Testmusters, wobei daß Testmuster-Ausgangsanschluß der Ausgangsanschluß des letzten Registers der Mehrzahl von in Kaskade geschalteten Registern (13, 15, 17, 19 und 21) ist.

4. Das Mehrmodus-Zählernetz nach Anspruch 3, worin das Testmuster seriell durch das Netz bei einer Rate, welche unabhängig der vorherbestimmten Zählerzyklusrate ist, mitgeteilt wird.

5. Das Mehrmodus-Zählernetz nach Anspruch I, worin jedes der Mehrzahl von Multiplexern (23, 25, 27, 29 und 31) des weiteren einen Halteeingangsanschluß (I1) enthält; und worin die Multiplexer-Steuerlogikschaltung (32) veranlaßt, daß der Halteeingangsanschluß (I1) jedes Multiplexers (23, 25, 27, 29 und 31) an den Ausgangsanschluß desselben Multiplexers (23, 25, 27, 29 und 31) angeschlossen wird, so daß der Ausgang des zugeordneten Registers der Mehrzahl von Registern (13, 15, 17, 19 und 21) auf seinem gegenwärtigen Pegel gehalten wird und so daß das Netz in einem Haltemodus betrieben wird, wenn der Multiplexer-Halteeingangsanschluß (I1) an dem Registereingangsanschluß angeschlossen wird.

6. Das Mehrmodus-Zählernetz nach Anspruch 1, worin die Zählerfreigabeschaltung (33, 35, 37 und 39) eine Anschlußzahl-Freigabeschaltung (41) enthält, welche an den Zähleingangsanschluß eines vorherbestimmten Multiplexers der Mehrzahl von Multiplexern angeschlossen ist und angepaßt ist, um ein Anschlußzahl-Freigabesignal als Antwort auf das Vorhandensein von vorherbestimmten Signalen an den Ausgangsanschlüssen einer Mehrzahl von Multiplexern (23, 25, 27, 29 und 31) zu erzeugen.

7. Das Mehrmodus-Zählernetz nach Anspruch 6, worin der eine Multiplexer das Anschlußzahl-Freigabesignal dem Eingangsanschluß des zugeordneten Registers der Mehrzahl von Registern (13, 15, 17, 19 und 21) vor dem Auftreten eines Anschlußzahl-Taktpulses mitteilt.

8. Das Mehrmodus-Zählernetz nach Anspruch 1, worin die Multiplexer (23, 25, 27, 29 und 31) des weiteren einen Ladeeingangsanschluß (13) enthalten, und worin das Mehrmodus-Zählernetz des weiteren

eine parallele Ladeeingangsschaltung zum Mitteilen von Datensignalen an die Ladeeingangsanschlüsse (I3) der Multiplexer (23, 25, 27, 29 und 31) aufweist.

9. Das Mehrmodus-Zählernetz nach Anspruch 8, worin die Multiplexer (23, 25, 27, 29 und 31) tätig sind, den Ladeeingangsanschluß (I3) an den Eingangsanschluß eines zugeordneten Registers der Mehrzahl von Registern (13, 15, 17, 19 und 21) anzuschließen, so daß das Netz in einem Lademodus betrieben wird.

10. Ein Verfahren zum Testen des Betriebs des Mehrmodus-Zählernetzes nach Anspruch 1, welches Ausgangssignale bei einer vorherbestimmten Zählerzyklusrate erzeugt;

dadurch gekennzeichnet, daß es die Schritte aufweist:

selektives Anlegen als Antwort auf eine erste Steuerbedingung eines Zählerfreigabesignals an jeden der Zählereingangsanschlüsse (I&sub0;) der Mehrzahl von Multiplexern (23, 25, 27, 29 und 31) auf das Vorkommen einer vorherbestimmten Anzahl von Taktpulsen;

selektives Anlegen als Antwort auf eine zweite Steuerbedingung eines Testeingangssignals an den Testmustereingangsanschluß (I2) eines Multiplexers der Mehrzahl von Multiplexern (23, 25, 27, 29 und 31);

selektives Anlegen als Antwort auf die zweite Steuerbedingung eines Signalausgangs jedes Registers der Mehrzahl von Registern (13, 15, 17, 19 und 21) an den Testeingangsanschluß (I2) eines zugeordneten Multiplexers der Mehrzahl von Multiplexern (23, 25, 27, 29 und 31);

selektives Anlegen als Antwort auf die zweite Steuerbedingung eines Signalausgangs von wenigstens einem Register der Mehrzahl von Registern (13, 15, 17, 19 und 21) an einen Testmusterausgangsanschluß (Q);

selektives Anlegen als Antwort auf die erste Steuerbedingung eines Ausgangssignals von wenigstens einem Register der Mehrzahl von Registern (13, 15, 17, 19 und 21) an den Zählerausgangsanschluß (Q);

selektives Errichten der ersten Steuerbedingung, so daß die Mehrzahl von Registern (13, 15, 17, 19 und 21) in einem Zählmodus arbeiten, und Errichten der zweiten Steuerbedingung, so daß die Mehrzahl von Registern (13, 15, 17, 19 und 21) in einem Testmodus arbeiten; und

serielles Mitteilen des Testeingangssignals durch jedes Register der Mehrzahl von in Kaskade geschalteten Registern (13, 15, 17, 19 und 21), wenn das Netz in dem Testmodus betrieben wird.

11. Das Verfahren nach Anspruch 10, welches des weiteren den Schritt des seriellen Mitteilens des Testeingangssignals durch die Mehrzahl von Registern (13, 15, 17, 19 und 21) bei einer Rate aufweist, welche unabhängig der vorherbestimmten Zählerzyklusrate ist.

12. Das Verfahren nach Anspruch 10, welches des weiteren aufweist:

selektives Anschließen als Antwort auf eine dritte Steuerbedingung der Eingangsanschlüsse der Mehrzahl von Multiplexern (23, 25, 27, 29 und 31) an die Ausgangsanschlüsse der Mehrzahl von Registern (13, 15, 17, 19 und 21), so daß der Signalausgang der Mehrzahl von Registern (13, 15, 17, 19 und 21) derselbe ist; und

selektives Errichten der dritten Steuerbedingung.

13. Das Verfahren nach Anspruch 10, des weiteren mit:

selektivem Anschließen als Antwort auf eine vierte Steuerbedingung der Eingangsanschlüsse der Mehrzahl von Multiplexern (23, 25, 27, 29 und 31) an parallele Dateneingangsleitungen, so daß Daten parallel in die Mehrzahl von Registern (13, 15, 17, 19 und 21) geladen werden; und

selektives Errichten der vierten Steuerbedingung.

14. Das Verfahren nach Anspruch 12, des weiteren mit selektivem Anschließen als Antwort auf die vierte Steuerbedingung des Ausgangsanschlusses von jedem Register der Mehrzahl von Registern (13, 15, 17, 19 und 21) an einen zugeordneten Testausgangsanschluß (Q).

15. Das Verfahren nach Anspruch 10, welches des weiteren die Schritte aufweist:

Anlegen eines parallelen Dateneingangssignals an Ladeeingangsanschlüsse von jedem Multiplexer der Mehrzahl von Multiplexern (23, 25, 27, 29 und 31);

Laden eines vorherbestimmten Datenmusters in die Mehrzahl von Registern (13, 15, 17, 19 und 21);

Betreiben der Mehrzahl von Multiplexern (23, 25, 27, 29 und 31) in einem Testmodus, um ein Testmuster in die Mehrzahl von Registern (13, 15, 17, 19 und 21) zu laden und seriell sowohl das Testmuster als auch das Datenmuster durch die Mehrzahl von Registern (13, 15, 17, 19 und 21) zu schieben; und

Ausgeben des seriell geschobenen Datenmusters von den Testmusterausgangsanschlüssen (Q).