DE3146721C2

DE3146721C2 -

Info

Publication number: DE3146721C2
Application number: DE3146721A
Authority: DE
Inventors: Masato Minato Tokio/Tokyo Jp Kawai
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1980-11-25
Filing date: 1981-11-25
Publication date: 1989-12-14
Also published as: JPS5789154A; US4424581A; FR2494868A1; FR2494868B1; DE3146721A1; JPS6117022B2

Description

Die Erfindung betrifft einen Logikschaltkreis mit Prüfmöglichkeit nach dem Oberbegriff des Anspruchs 1.

Ein bekanntes Prüfsystem benutzt einen sogenannten Abtastweg, der beispielsweise aus einem aus kaskadenförmig miteinander verbundenen Flipflops (abgekürzt FF) Schieberegister besteht, das als Logikschaltkreis dient. Beim Prüfvorgang wird ein Prüfmuster in das Register eingelesen, und das Antwortmuster wird aus dem Register ausgelesen. Hierzu wird auf den Aufsatz "Test Generation Systems in Japan" von Funatsu et al in "12th Design Automation Conference", Seiten 114-122 (1975 IEEE) verwiesen. Das Einlesen und Auslesen erfordert jedoch eine relativ lange Zeit.

Bei einem anderen bekannten Prüfsystem, das das System mit Abtastweg verbessern soll, sind mehrere Schieberegister in Serie geschaltet, wobei jedes Register aus mehreren kaskadenförmig miteinander verbundenen F/F mit Mehrfachrückkopplung besteht. Dieses Prüfsystem erzeugt pseudozufällige Prüfmuster. Außerdem soll dieses System die Gesamtbitmenge minimalisieren, die zur Abgabe der Prüfergebnisse erforderlich sind; dies erfolgt durch die nachstehende Datenkompressionstechnik. Zu diesem Zweck versorgt das System sequentiell die Schieberegister mit jedem der vorgegebenen Prüfmuster, führt eine einzige vorgegebene arithmetische Operation nicht für jede Antwort sondern für alle Antworten der Muster durch und erzeugt dann das Rechenergebnis (jede Antwort ist aus dem Rechenergebnis unreproduzierbar). Hierzu wird insbesondere auf den Aufsatz "Built-in Logic Block Observation Techniques" von Bernd Könemann et al in "1979 IEEE-Testkonferenz", Seiten 37 bis 41 (1979) verwiesen. Mit diesem System wird die Prüfdauer durch automatische Erzeugung der Prüfmuster sowie durch die Datenkompression zur Reduktion der Gesamtmenge der Ausgabedaten aus der Logikeinheit stark reduziert. Da jedoch ein zu prüfender Schaltkreis nicht in mehrere Blöcke unterteilt werden kann, um diese blockweise mit dem System zu prüfen, sind zum Prüfen des gesamten Schaltkreises eine unerwünscht hohe Menge an Prüfdaten und lange Prüfzeit erforderlich.

Die DE 29 02 375 A1 betrifft einen Logikbaustein für integrierte Schaltungen, mit dessen Hilfe innerhalb der zu prüfenden Schaltung hardware-mäßig Prüfmuster erzeugt und intern anfallende Prüfdaten parallel überwacht werden können. Der bekannte Logikbaustein besteht aus einer Reihenschaltung von Master-Slave-Flip-Flops mit einem Eingangsanschluß und einem Ausgangsanschluß. Zusätzlich weist der Logikbaustein eine Rückkopplung auf. Abhängig von dem Zustand an zwei Steuereingängen arbeitet dieser bekannte Logikbaustein als Latch, als lineares Schieberegister, als rückgekoppeltes Schieberegister oder im Rücksetzmodus.

Zum Testen einer integrierten Digitalschaltung wird am Eingang und Ausgang jeweils ein Logikbaustein vorgesehen. Im Prüfbetrieb werden beide Logikbausteine als rückgekoppelte Schieberegister betrieben. Der Logikbaustein am Eingang der integrierten Schaltung gibt ein Prüfmuster ab, und der Logikbaustein am Ausgang der integrierten Schaltung nimmt die daraufhin erzeugten Ausgabedaten parallel auf. Am Ende des Prüfvorgangs steht dann im Logikbaustein am Ausgang ein den gesamten Prüfablauf charakterisierendes Datenwort, das seriell ausgelesen werden kann.

Der Erfindung liegt die Aufgabe zugrunde, einen Logikschaltkreis mit Prüfmöglichkeit zu schaffen, bei dem die Zahl der zu verarbeitenden Prüfdaten und die Prüfdauer reduziert sind.

Diese Aufgabe wird durch die Merkmale des Patentanspruchs 1 gelöst.

Besonders bevorzugte Ausführungsformen der Erfindung sind in den Unteransprüchen angegeben.

Die Erfindung wird nachstehend mit Bezug auf die Zeichnung näher erläutert. Es zeigt

Fig. 1 ein schematisches Blockdiagramm einer erfindungsgemäßen Ausführungsform,

Fig. 2 ein detailliertes Blockschaltbild eines in Fig. 1 dargestellten FF-Netzwerks,

Fig. 3A-3D Schaltbilder von vier Umschaltkreisen gemäß Fig. 2 mit verschiedener Betriebsart,

Fig. 4-8 zeigt Diagramme zur Erläuterung der Arbeitsweise der Ausführungsform,

Fig. 9-10 Modifikationen des FF-Netzwerks gemäß Fig. 2,

Fig. 11-13 Tabellen zur Erläuterung der Arbeitsweise des FF-Netzwerks in Fig. 9, und

Fig. 14-16 Tabellen zur Erläuterung der Arbeitsweise des FF-Netzwerks der Fig. 10.

In den Figuren kennzeichnen gleiche Bezugszeichen gleiche Bauelemente, und die an Torschaltungen angebrachten Kreise weisen auf die Inversion eines bestimmten Eingangssignals hin.

Der in Fig. 1 dargestellte Logikschaltkreis weist ein Kombinationsnetzwerk 101 und ein Master-Slave-FF-Netzwerk 102 auf, dem ein Teil der Ausgangssignale des Netzwerks 101 über Leitungen 130-1 bis 130- m zugeführt werden und das einen Teil seiner eigenen Ausgangssignale über Leitungen 140-1 bis 140- m dem Netzwerk 101 zuführt. Ferner sind fremde Bestandteile vorgesehen:
Ein Anschluß 103 zum Zuführen von Abtastprüfmustern zum Netzwerk 102, ein Anschluß 104 zum Auslesen eines Teils der Ausgangssignale des Netzwerks 102, Steuersignalanschlüsse 105 und 106 zum Steuern der Arbeitsweise des Netzwerks 102, Eingangsanschlüsse 110-1 bis 110- l und Ausgangsanschlüsse 120-1 bis 120- n für das Netzwerk 101.

Ein mit dem Kombinationsnetzwerk 101 vergleichbares Netzwerk ist aus der US 37 61 695 bekannt.

Bei der normalen Betriebsart verwendet der Logikschaltkreis das Netzwerk 102 als übliches Master-Slave-FF-Netzwerk und bewirkt das Prüfen eines zu prüfenden Schaltkreises, wobei der gesamte in Fig. 1 dargestellte Schaltkreis als synchroner, sequentieller Schaltkreis betrieben wird. In einem speziellen Prüfmodus werden Steuersignale von den Anschlüssen 105 und 106 zum Netzwerk 102 gegeben, so daß man Schieberegister erhält. Danach wird ein Anfangsbitmuster zum Prüfen vom Anschluß 103 dem Netzwerk 102 seriell zugeführt, so daß das Kombinationsnetzwerk 101 mit einem gewünschten Prüfmuster versorgt werden kann. Das in das Netzwerk 102 geladene Prüfmuster kann über den Anschluß 104 seriell ausgelesen werden. Daher kann der Ausgang des Netzwerks 101 vollständig beobachtet werden, indem das am Anschluß 104 erzeugte Ausgangsbit mit den parallel erzeugten Ausgangsbits an den Anschlüssen 120-1 bis 120- n kombiniert wird, um die Antwort eines vorgegebenen Prüfmusters zu bilden.

In Fig. 2 ist eine erste Ausführungsform des Netzwerks 102 dargestellt. Dieses Netzwerk 102 weist eine Gruppe Master-FF 201 bis 208, eine Gruppe Slave-FF 211 bis 218, vierfach-Umschaltkreise 220, 221-1 bis 221-3, 230 und 240-1 bis 240-3 sowie Exclusiv-ODER-Torschaltungen (abgekürzt EOR) 250 und 260 auf. Bei normaler Betriebsart wird ein Eingangs-Bitmuster von den Anschlüssen 110-1 bis 110- l parallel dem Netzwerk 101 zugeführt. Das Ausgangs-Bitmuster des Netzwerks 101 wird dann dem FF 201 bis 208 des Netzwerks 102 über die Leitungen 130-1 bis 130- m zugeführt (vgl. Fig. 1). Der in den FF 201 bis 208 gespeicherte Inhalt wird dann den FF 211 bis 218 parallel und synchron mit einem Taktimpuls zugeführt, der von dem Anschluß 110- l über eine Leitung 231 zugeführt wird. Im Prüfmodus wird ein Anfangsprüfbitmuster sequentiell aus dem Einleseanschluß 103 in die Slave-FF 211 bis 218 geladen, die zur Bildung eines Schieberegisters kaskadenförmig miteinander verbunden werden. Das in den FF 201 bis 208 gespeicherte Bitmuster wird sequentiell an den Anschluß 104 über das Schieberegister (aus den FF 201 bis 208) zum Beobachten abgegeben.

Gemäß Fig. 3A weist der Modusumschaltkreis 220 ein ODER-Glied 3010, UND-Glieder 3020 bis 3022, ein EOR-Glied 3030 sowie Logikglieder 3040 und 3041 auf. Der Umschaltkreis 220 wählt eines von drei Bitmustern durch eine Kombination von logischen Signalen "1" oder "0" aus, die an den Anschlüssen 105 und 106 anliegen (Fig. 2). Eines der drei Bitmuster wird sequentiell vom Master-FF 201 dem UND-Glied 3021 des Umschaltkreises 220 über eine Leitung 3210 zugeführt (Fig. 3A). Ein anderes Bitmuster wird seriell vom Einleseeinschluß 103 zum UND-Glied 3020 über eine Leitung 3220 zugeführt. Das restliche Bitmuster wird seriell vom EOR-Glied 3030 dem UND-Glied 3022 zugeführt. Das Glied 3030 erzeugt ein EOR Signal aus dem über eine Leitung 3230 Ausgangssignal des Gliedes 260, an dessen Eingängen die Ausgangssignale des FF 212 sowie das Signal des Rückkoppelkreises 2180 anliegen. Einzelheiten der Arbeitsweise dieses Umschaltkreises werden in der nachstehenden Tabelle I wiedergegeben.

Tabelle I

Gemäß Fig. 3B weist der Modus-Umschaltkreis 221-1 ein ODER-Glied 3011, UND-Glieder 3023 bis 3025 sowie Logikglieder 3042 und 3043 auf. Die Umschaltkreise 221-2 und 221-3 haben den gleichen Aufbau wie der Umschaltkreis 221-1. Liegen an den Anschlüssen 105 und 106 die logischen Signale "1" oder "0" an, so wählt der Umschaltkreis 221-1 ein Bitmuster aus zwei Bitmustern aus. Das eine der beiden Bitmuster wird seriell vom Master-FF 203 dem Glied 3024 des Umschaltkreises 221-1 über eine Leitung 3211 zugeführt (Fig. 3B). Das andere Bitmuster wird seriell vom FF 212 den Gliedern 3023 und 3025 über eine Leitung 3221 zugeführt. Die Umschaltkreise 221-2 und 221-3 führen die gleiche Operation wie der Umschaltkreis 221-1 aus. Einzelheiten der Arbeitsweise dieser Umschaltkreise sind in Tabelle II wiedergegeben.

Tabelle II

Gemäß Fig. 3C weist der Modus-Umschaltkreis 230 ein ODER-Glied 3012, UND-Glieder 3026 bis 3028, ein EOR-Glied 3031 sowie Logikglieder 3044 und 3045 auf. Durch logische Signale "1" oder "0" an den Anschlüssen 105 und 106 wählt dieser Umschaltkreis 230 aus drei Bitmustern ein Bitmuster aus. Das eine der drei Bitmuster wird von dem Netzwerk 101 (Fig. 1) seriell dem Glied 3027 des Umschaltkreises 230 über die Leitung 130-1 zugeführt (Fig. 3C). Ein anderes Bitmuster wird sequentiell vom EOR-Glied 3031 dem UND-Glied 3028 zugeführt. Das EOR-Glied 3031 erzeugt ein EOR-Signal aus dem Ausgangssignal des Netzwerks 101 (Leitung 130-1) und aus dem Ausgangssignal des Gliedes 250 (über eine Leitung 333) vom Rückkopplungskreis. Das restliche Bitmuster wird dem Glied 3026 seriell von der Masse G zugeführt. Einzelheiten der Betriebsweise dieses Umschaltkreises 230 sind in Tabelle III dargestellt.

Tabelle III

Gemäß Fig. 3D besteht der Modus-Umschaltkreis 240-1 aus einem ODER-Glied 3013, UND-Gliedern 3029, 3033 und 3034, einem EOR-Glied 3032 und Logikgliedern 3046 und 3047. Die Umschaltkreise 240-2 und 240-3 haben den gleichen Aufbau wie der Umschaltkreis 240-1. Bei Anliegen von Logiksignalen "1" oder "0" an den Anschlüssen 105 und 106 wählt der Umschaltkreis 240-1 eines aus drei Bitmustern aus. Das eine Bitmuster wird vom FF 202 seriell dem UND-Glied 3029 des Umschaltkreises 240-1 über eine Leitung 3411 (Fig. 3D) zugeführt. Ein anderes Bitmuster wird vom Netzwerk 101 (Fig. 1) dem UND-Glied 3033 über eine Leitung 130-2 sequentiell zugeführt. Das restliche Bitmuster wird vom EOR-Glied 3032 dem UND-Glied 3034 seriell zugeführt. Das EOR-GLied 3032 erzeugt ein EOR-Signal aus dem Ausgangssignal des FF 202 und dem des Netzwerks 101. Die Umschaltkreise 240-2 und 240-3 arbeiten in der gleichen Weise wie der Umschaltkreis 240-1. Einzelheiten der Arbeitsweise des Umschaltkreises 240 sind in Tabelle IV erläutert.

Tabelle IV

Die Betriebsweise der vorstehenden Ausführungsform wird mit Bezug auf die Fig. 1 bis 8 und Tabellen I bis IV näher erläutert.

Der Logikschaltkreis führt die Normaloperation und die spezielle Prüfoperation aus. Die Prüfoperation besteht aus den aufeinanderfolgenden Schritten der Initialisierung, der Prüfung und der Beobachtung der Antwort auf ein vorgegebenes Prüfmuster.

Normaloperation

Liegt an den Anschlüssen 105 und 106 in Fig. 1 jeweils logisch "1" an, so erzeugt das Kombinationsnetzwerk 101 parallel an den Leitungen 130-1 bis 130- n ein Bitmuster. Dieses Bitmuster wird an das Netzwerk 101 über die Modusumschaltkreise 230 und 240, die Master-FF 201, 203, 205 und 207, die Modus-Umschaltkreise 220 und 221, die Slave-FF 211, 213, 215 und 217 (Fig. 2) und die Leitungen 140-1 bis 140-4 parallel zurückgeführt. Bei dieser Betriebsart arbeiten die Umschaltkreise 220, 221, 230 und 240 in ihren jeweiligen Normalmoden gemäß den Tabellen I bis IV.

Prüfoperation 1. Initialisierung

Dazu wird der Logikschaltkreis zunächst im Rückstellmodus und dann im Schiebemodus betrieben. Im Rückstellmodus sind alle FF 201 bis 208 und 211 bis 218 (Fig. 2) auf "0" eingestellt. Die Umschaltkreise 220, 221, 230 und 240 arbeiten gemeinsam in den Normalmoden gemäß den Tabellen I bis IV. Im anschließenden Schiebemodus arbeiten die Master-FF 201 bis 208 als Schieberegister mit den Taktimpulsen vom Anschluß 110- l über die Leitung 231. Das Eingangs-Bitmuster für dieses Schieberegister wird durch das Ausgangs-Bitmuster des Umschaltkreises 230 bestimmt. Da die Steuersignale von den Anschlüssen 105 und 106 "1" und "0" sind, arbeitet der Umschaltkreis 230 gemäß Tabelle III im Rückstellmodus. Daher ist das Ausgangsbit des Schaltkreises 230 "0". Der Umschaltkreis 240 wird gemäß Tabelle IV im Schiebemodus betrieben, so daß die Master-FF 201 bis 208 als Schieberegister geschaltet sind und ihre Ausgangsbits jeweils "0" werden.

Ähnlich arbeiten die Umschaltkreise 220 und 221 in ihren Schiebemoden, so daß die Slave FF 211 bis 218 als Schieberegister arbeiten. Sobald die Eingangs-Bitmuster "0 0 0 1" sequentiell am Einschreib-Anschluß 103 eingestellt wird, werden die Slave FF 211 bis 218 seriell mit dem Bitmuster "1 1 0 0 0 0 0" geladen. Dies ist der Anfangswert, der in das Netzwerk 101 als Prüfmuster geladen werden soll.

2. Prüfoperation

Die Prüfung erfolgt in dem Rückkoppelmodus. Bei Anliegen von logisch "0" und "1" an den Anschluß 105 und 106 arbeiten die Umschaltkreise 220, 230 und 240 in den Rückkoppelmoden entsprechend den Tabellen I, III bzw. IV. Dagegen wird der Umschaltkreis 221 im Schiebemodus gemäß Tabelle II bei den gleichen Steuersignalen betrieben. Dadurch wird der gesamte Schaltkreis in Fig. 2 äquivalent zu den kombinierten Schaltkreisen der Fig. 4 und 6. Die Fig. 4 zeigt die Slave FF 211 bis 218 und ihre zugehörigen Bauelemente und Verschaltungen. Die Fig. 6 zeigt die Master-FF 201 bis 208 und ihre zugehörigen Bauelemente und Verschaltungen.

Gemäß Fig. 4 wird durch die Taktimpulse von den einzelnen Slave-FF 211 bis 218 das Ausgangs-Bitmuster der FF 211, 213, 215 und 217 entsprechen Q₅, Q₆, Q₇ und Q₈ in Fig. 5 sequentiell geändert.

Gemäß Fig. 5 wird das Ausgangs-Bitmuster (Q₅ bis Q₈) beim Taktzyklus "0" auf "1 0 0 0" eingestellt. Danach werden zueinander unterschiedliche Bitmuster bei den Taktzyklen 1 bis 14 sequentiell erzeugt. In ähnlicher Weise werden Bitmuster seriell durch die FF 211, 213, 215 und 217 in den anschließenden sukzessiven Taktzyklen 15 bis 29, obwohl in Fig. 5 nicht dargestellt, seriell erzeugt. Diese Bitmuster werden durch die Kombination der Inhalte der Bits Q₅ bis Q₈ bestimmt und sind daher als zufällige Muster verwendbar. Die in Fig. 4 dargestellte Schaltung dient somit als Zufallsgenerator zur Erzeugung eines zufälligen Musters, der ein lineares Rückkoppelregister aufweist.

Gemäß Fig. 6 wird das Ausgangs-Bitmuster Q₁ bis Q₄ der FF 201, 203, 205 und 207 durch die Taktimpulse sukzessive variiert, die den einzelnen Master-FF 201 bis 208 zugeführt werden. Diese sequentielle Variation ist in Fig. 7 dargestellt.

Gemäß Fig. 7 ist das Ausgangs-Bitmuster (Q₁ bis Q₄) der FF 201, 203, 205 und 207 beim Taktzyklus "0" gleich "0 0 0 0". Bei nächsten Taktzyklus "1" wird das Ausgangs-Bitmuster (Q₁ bis Q₄) der FF 201, 203, 205 und 207 aufgrund eines Bitmusters "0 0 0 1", das über die Signalleitungen 130-1 bis 130-4 übertragen wird, "0 0 0 1". Wenn danach der 15. Taktimpuls zusammen mit dem Bitmuster gemäß Fig. 7 zugeführt wird, liegt an dem FF 201, 203, 205 und 207 das Ausgangs-Bitmuster "1 0 0 1".

3. Beobachtung der Antwort auf ein vorgegebenes Prüfmuster

Gemäß Fig. 8 wird ein Fehler im Kombinations-Netzwerk 101 in der nachstehenden Weise festgestellt. Wenn in dem Netzwerk 101 ein Fehler auftritt, so wird vom Netzwerk 101 zum Netzwerk 102 über die Leitungen 130-1 bis 130-4 ein Prüfmuster parallel übertragen. Wenn beispielsweise der Fehler im Netzwerk 101 auf der Leitung 130-3 beim Taktzyklus 9 auftritt, so wird die Wirkung dieses Fehlers sequentiell auf die Master-FF 201 bis 208 übertragen, so daß an dem FF 201, 203, 205 und 207 das Ausgangs-Bitmuster "1 1 1 0" beim Taktzyklus 15 anliegt. Dieses Ausgangs-Bitmuster der FF 201, 203, 205 und 207 unterscheidet sich vom Ausgangs-Bitmuster "1 0 0 1", das von den gleichen FF bei fehlerfreiem (normalem) Zustand gemäß Fig. 5 erzeugt werden soll. Dieser Unterschied im Bitmuster zeigt einen Fehler im Netzwerk 101 an.

Die Master-FF 201 bis 208 dienen als "Kompressoren" zum komprimieren der Ausgangsdaten eines der Prüfung unterworfenen Schaltkreises, da ein Fehler lediglich durch Beobachten des Ausgangs-Bitmusters Q₁ bis Q₄ der FF 201, 203, 205 und 207 bei einem bestimmten Beobachtungszyklus (Taktzyklus 15 bei der vorstehenden Ausführungsform) ermittelt werden kann, d. h. ohne Überprüfen jedes Ausgangs-Bitmusters Q₁ bis Q₄ bei allen Zyklen. Wenn die Master-FF 201 bis 208 (Fig. 2) gemäß Fig. 5 angeordnet sind, so können die Bitmuster vom Netzwerk 101 unter Verwendung der Master-FF 201 bis 208 als Datenkompressor wirksam geprüft werden.

Eine alternative Anordnung des Netzwerks 102 ist in Fig. 9 dargestellt. Während bei dem Netzwerk 102 gemäß Fig. 2 der eine Eingangsanschluß des EOR-Gliedes 250 mit dem Ausgangsanschluß des FF 202 und ein Eingang des EOR-Gliedes 260 mit dem Ausgang des FF 212 verbunden ist, sind beim Netzwerk 102 gemäß Fig. 9 der eine Eingang der EOR-Glieder 250 und 260 mit den Ausgängen der FF 204 bzw. 214 verbunden.

Eine andere alternative Anordnung des Netzwerks 102 ist in Fig. 10 dargestellt. Bei den Fig. 2 und 9 sind die zweiten Eingänge der EOR-Glieder 250 und 260 mit den Ausgängen der FF 208 bzw. 218 verbunden. Dagegen sind die zweiten Eingänge der EOR-Glieder 250 und 260 bei Fig. 10 mit den Ausgängen der FF 206 bzw. 216 verbunden.

Die Arbeitsweise des Netzwerks 102 gemäß Fig. 9 ergibt sich aus den Fig. 11 bis 13.

Unter Bezugnahme auf die Fig. 1, 9 und 11 bis 13 wird die Arbeitsweise der zweiten Ausführungsform näher erläutert. Diese Ausführungsform führt die gleichen Operationen wie die erste Ausführungsform im Normalbetrieb und die Initialisierung im Prüfbetrieb durch. Beim Initialisierungsschritt erzeugen jedoch die Slave FF 211 bis 218 der zweiten Ausführungsform das Bitmuster "1 1 0 0 1 1 0 0" in Antwort auf ein Eingangs-Bitmuster "0 1 0 1" vom Einschreibanschluß 103 gemäß Fig. 9.

Gemäß Fig. 11 wird beim Taktzyklus 0 das Ausgangs-Bitmuster (Q₅ bis Q₈) auf "1 0 1 0" eingestellt. Daraufhin folgen sequentiell erzeugte Bitmuster bei den Taktzyklen 1 bis 8, die jeweils voneinander verschieden sind. Diese Bitmuster werden durch die Kombination der Inhalte der Bits Q₅ bis Q₈ festgelegt und können daher als Zufallsmuster verwendet werden.

Gemäß Fig. 12 ist beim Taktzyklus 0 an den FF 201, 203, 205 und 207 das Ausgangs-Bitmuster (Q₁ bis Q₄) "0 0 0 0". Wenn ein Bitmuster "0 0 0 1" beim nächsten Taktzyklus 1 über die Leitungen 130-1 bis 130-4 zugeführt wird, so wird das Ausgangs-Bitmuster "0 0 0 0".

Gemäß Fig. 13 wird ein Fehler im Netzwerk 101 in der nachstehenden Weise ermittelt. Wenn ein bestimmter Fehler im Netzwerk 101 auftritt, der über die Leitungen 130-1 bis 130-4 dem Netzwerk 102 zugeführt wird, so wird dessen negative Wirkung dem Master-FF 203 über die Leitung 130-2 beim Taktzyklus 1 sequentiell zugeführt. Dies wird durch ein Ausgangs-Bitmuster "1 1 1 0" der FF 201, 203, 205 und 207 beim Taktzyklus 8 wiedergegeben. Dieses Ausgangs-Bitmuster ist nicht identisch mit dem Bitmuster "0 1 0 1" gemäß Fig. 12, das durch die gleichen FF im fehlerfreien Zustand erzeugt werden soll, was einen Fehler im Netzwerk 101 anzeigt.

Die Master-FF 201 bis 208 wirken als Datenkompressor, so daß ein Fehler lediglich durch Beobachten des Ausgangs-Bitmusters Q₁ bis Q₄ der FF 201, 203, 205 und 207 bei dem Taktzyklus 8 herausgefunden werden kann, d. h. ohne jegliche Beobachtung jedes Bitmusters Q₁ bis Q₄ bei allen Taktzyklen.

Die Fig. 14 bis 16 zeigen die Operation des dritten Ausführungsbeispiels des Netzwerks 102 gemäß Fig. 10.

Gemäß den Fig. 1, 10 und 14 bis 16 führt diese Ausführungsform die gleichen Operationen aus wie die erste Ausführungsform im Normalbetrieb und die Initialisierung im Prüfbetrieb.

Gemäß Fig. 14 erzeugen die Slave FF 211, 213, 215 und 217 beim Taktzyklus 0 ein Ausgangs-Bitmuster (Q₅ bis Q₈) "1 0 0 0". Danach erzeugen diese sequentiell andere Bitmuster, die bei den Taktzyklen 1 bis 5 jeweils voneinander verschieden sind. Wiederum werden diese Bitmuster durch die Kombination der Inhalte der Bits Q₅ bis Q₈ festgelegt und können daher als zufällige Muster verwendet werden.

Gemäß Fig. 15 erzeugen die FF 201, 203, 205 und 207 beim Taktzyklus 0 ein Ausgangs-Bitmuster (Q₁ bis Q₄) "0 0 0 0" als Operation des Schaltkreises gemäß Fig. 12. Beim nächsten Taktzyklus 1 wird das Ausgangs-Bitmuster (Q₁ bis Q₄) "0 0 0 0".

Das Feststellen eines Fehlers im Kombinationsschaltkreis 101 wird nachstehend mit Bezug auf Fig. 16 erläutert. Wenn ein bestimmter Fehler im Netzwerk 101 auftritt, der über die Leitungen 130-1 bis 130-4 zum Netzwerk 102 übertragen wird, so erscheint die negative Auswirkung dieses Fehlers auf der Leitung 130-2 beim Taktzyklus 1 und wird sequentiell den Master-FF 201 bis 208 zugeführt. Dann wird beim Taktzyklus 5 das Ausgangs-Bitmuster (Q₁ bis Q₄) "1 1 0 1". Dieses Ausgangs-Bitmuster unterscheidet sich von dem Ausgangs-Bitmuster "1 1 1 1" gemäß Fig. 15, das im Normalzustand erzeugt werden soll, so daß das Auftreten eines Fehlers im Netzwerk 101 wiedergegeben wird. Diese Ausführungsform sowie die erste und die zweite Ausführungsform verwenden die Master-FF 201 bis 208 als Datenkompressor mit Fehlerermittlung ohne Beobachtung der Bitmuster der FF 201, 203, 205 und 207 bei allen Taktzyklen, und zwar lediglich durch Beobachten des Ausgangs-Bitmusters Q₁ bis Q₄ beim Taktzyklus 5.

Die Erfindung ermöglicht somit die einfache Erzeugung von Prüfmustern und eine erhebliche Reduktion der erforderlichen Beobachtungsdauer aufgrund der hohen Verarbeitungsgeschwindigkeit der Muster mit Hilfe der Schieberegister-Anordnungen mit den Rückkoppelkreisen.

Claims

1. Logikschaltkreis mit Prüfmöglichkeit, mit

a) einem Kombinations-Logiknetzwerk (101), an dessen Eingang ein paralleles Bitmuster aus ersten und zweiten Gruppen von Eingangssignalen und an dessen Ausgang ein paralleles Bitmuster aus ersten und zweiten Gruppen von Ausgangssignalen anliegt,
b) einer Gruppe von Master-Flip-Flops (201 bis 208) zum Empfang der ersten Gruppe von Ausgangssignalen des Kombinations-Logiknetzwerks (101), und
c) einer ersten Einrichtung zum kaskadenförmigen Verbinden der Master-Flip-Flops zur Ausbildung eines Schieberegisters mit einem Rückkoppelkreis,

gekennzeichnet durch

d) eine Gruppe von Slave-Flip-Flops (211 bis 218) entsprechend den einzelnen Master-Flip-Flops (201 bis 208), wobei die Slave-Flip-Flops das Ausgangsbitmuster der Master-Flip-Flops empfangen und dieses zum Kombinations-Logiknetzwerk (101) als erste Gruppe von Eingangssignalen zurückführen und durch
e) eine zweite Einrichtung zum kaskadenförmigen Verbinden der Slave-Flip-Flops zum Bilden eines Schieberegisters mit einem Rückkoppelkreis.

2. Logikschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die erste Einrichtung zum kaskadenförmigen Verbinden der Master-Flip-Flops (201 bis 208) aufweist:
eine erste Gruppe von Umschaltkreisen (230, 240-1 bis 240-3), die jeweils eine Ausgabe an ein zugehöriges Master-Flip-Flop (201 bis 208) liefern, als eine erste Eingabe ein zugehöriges Ausgangssignal der ersten Gruppe von Ausgangssignalen empfangen und die jeweils eine zweite Eingabe empfangen, wobei jeder Umschaltkreis (230, 240-1 bis 240-3) als Antwort auf ein erstes Steuersignal die erste Eingabe als Ausgabe liefert, und als Antwort auf ein zweites Steuersignal eine logische Kombination der ersten und zweiten Eingaben als Ausgabe liefert, Einrichtungen (105, 106) zum Liefern des ersten und zweiten Steuersignals an die Umschaltkreise (230, 240-1 bis 240-3), und
Rückkoppeleinrichtungen, die auf eine Ausgabe mindestens eines der Master-Flip-Flops (201 bis 208) ansprechen, zum Liefern der zweiten Eingabe an die erste Gruppe von Umschaltkreisen (230, 240-1 bis 240-3).

3. Logikschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Einrichtung zum kaskadenförmigen Verbinden der Slave-Flip-Flops aufweist:
eine zweite Gruppe von Umschaltkreisen (220, 221-1 bis 221-3), die jeweils eine Ausgabe an ein zugehöriges Slave-Flip-Flop (211 bis 218) liefern, als eine erste Eingabe eine Ausgabe von einem zugehörigen Master-Flip-Flop (201 bis 208) empfangen und die jeweils eine zweite Eingabe empfangen, wobei jeder zweite Umschaltkreis (220, 221-1 bis 221-3) als Antwort auf ein erstes Steuersignal die erste Eingabe als Ausgabe liefert und als Antwort auf ein zweites Steuersignal eine logische Kombination der ersten und zweiten Eingabe als Ausgabe liefert, und zweite Slave-Rückkoppeleinrichtungen, die auf eine Ausgabe von mindestens einem der anderen Slave-Flip-Flops (211 bis 218) ansprechen, zum Liefern der zweiten Eingabe an die zweite Gruppe von Umschaltkreisen (220, 221-1 bis 221-3).

4. Logikschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Gruppe von Master-Flip-Flops ein erstes Master-Flip-Flop (201), mindestens ein zweites Master-Flip-Flop (203, 205, 207) und mindestens ein drittes Master-Flip-Flop (202) aufweist, das als Eingabe die Ausgabe des ersten Master-Flip-Flops (201) empfängt und eine Ausgabe liefert und mindestens ein viertes Master-Flip-Flop (204, 206, 208), das die Ausgabe von dem zweiten Master-Flip-Flop (203, 205, 207) empfängt und eine Ausgabe liefert und wobei die erste Einrichtung zum kaskadenförmigen Verbinden der Master-Flip-Flops aufweist:
einen ersten Umschaltkreis (230), der ein erstes Bit der ersten Gruppe von Ausgangssignalen als eine erste Eingabe empfängt und eine zweite Eingabe empfängt, der als Antwort auf ein erstes Steuersignal seine erste Eingabe als Ausgabe liefert und als Antwort auf ein zweites Steuersignal eine logische Kombination der ersten und der zweiten Eingabe als Ausgabe liefert, wobei die Ausgabe des ersten Umschaltkreises als Eingabe für das erste Master-Flip-Flop (201) dient, mindestens einen zweiten Umschaltkreis (240-1 bis 240-3), der ein zweites Bit der ersten Gruppe von Ausgangssignalen als eine erste Eingabe empfängt und eine zweite Eingabe vom Ausgang des dritten Master-Flip-Flops (202) empfängt, wobei der zweite Umschaltkreis als Antwort auf das erste Steuersignal seine erste Eingabe als Ausgabe liefert und als Antwort auf das zweite Steuersignal eine logische Kombination der ersten und zweiten Eingabe als Ausgabe liefert, eine Logikeinrichtung (250) zum Empfangen und logischen Kombinieren der Ausgaben von mindestens einem dritten und mindestens einem vierten Master-Flip-Flop zum Erzeugen eines Rückkoppelsignals, das als die zweite Eingabe an den ersten Umschaltkreis angeschlossen ist, und
Einrichtungen (105, 106) zum Liefern des ersten und zweiten Steuersignals an die Umschaltkreise.

5. Logikschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Gruppe der Slave-Flip-Flops ein erstes Slave-Flip-Flop (211), mindestens ein zweites Slave-Flip-Flop (213, 215, 217), mindestens ein drittes Slave-Flip-Flop (212), das als Eingabe die Ausgabe des ersten Slave-Flip-Flops (211) empfängt, und mindestens ein viertes Slave-Flip-Flop (214, 216, 218), das als Eingabe die Ausgabe des zweiten Slave-Flip-Flops (213, 215, 217) empfängt und wobei die zweite Einrichtung zum kaskadenförmigen Verbinden der Slave-Flip-Flops aufweist:
einen ersten Slave-Umschaltkreis (220) zum Empfangen als eine erste Eingabe die Ausgabe von dem ersten Master-Flip-Flop (201) und Empfangen einer zweiten Eingabe, wobei der erste Slave-Umschaltkreis (220) als Antwort auf das erste Steuersignal seine erste Eingabe als Ausgabe liefert und als Antwort auf ein zweites Steuersignal eine logische Kombination der ersten und zweiten Eingabe als Ausgabe liefert, wobei die Ausgabe des ersten Slave-Umschaltkreises (220) als eine Eingabe an das erste Slave-Flip-Flop (211) geliefert wird,
mindestens einen zweiten Slave-Umschaltkreis (221-1 bis 221-3) zum Empfangen als eine erste Eingabe die Ausgabe von dem zweiten Master-Flip-Flop (203, 205, 207) und Empfangen einer zweiten Eingabe, wobei der zweite Slave-Umschaltkreis (221-1 bis 221-3) als Antwort auf das erste Steuersignal die erste Eingabe als Ausgabe liefert und als Antwort auf das zweite Steuersignal die zweite Eingabe als Ausgabe liefert, wobei der zweite Slave-Umschaltkreis (221-1 bis 221-3) als zweite Eingabe die Ausgabe von mindestens einem der dritten Slave-Flip-Flops (212) empfängt, und
eine Slave-Logikeinrichtung (260) zum Empfangen und logischen Kombinieren der Ausgaben von mindestens einem der dritten und mindestens einem der vierten Slave-Flip-Flops zum Erzeugen eines Slave-Rückkoppelsignals, das als die zweite Eingabe an den ersten Slave-Umschaltkreis geliefert wird.

6. Logikschaltung nach Anspruch 5, dadurch gekennzeichnet, daß der erste Slave-Umschaltkreis (220) einen dritten Eingang zum Empfangen eines seriellen Testmusters aufweist, wobei der erste Slave-Umschaltkreis als Antwort auf ein drittes Steuersignal die dritte Eingabe als Ausgabe liefert und der zweite Slave-Umschaltkreis als Antwort auf das dritte Steuersignal seine zweite Eingabe als Ausgabe liefert, wobei das dritte Steuersignal bereitgestellt wird von der Einrichtung zum Liefern des ersten und zweiten Steuersignals.