DE3785914T2 - Vorgriffsendwertzaehler und methode zur erzeugung eines endzaehlerstandes als ausgangsignal. - Google Patents

Description

Querverweis auf eine verwandte Anmeldung
• Diese Anmeldung ist der Anmeldung EP-A-0 272 288 mit dem Titel Testable Multi-Mode Counter Network verwandt, welche gleichzeitig hiermit von demselben Erfinder angemeldet worden ist und für ein testbares Vielfachmodus-Zählernetzwerk und für ein Verfahren zum Betrieb seines Tests beansprucht wird.
Erklärung zu Rechten auf Erfindungen, welche unter bundesstaatlich geförderter Forschung und Entwicklung gemacht worden sind
• Die Regierung hat die Rechte an dieser Erfindung entsprechend der Erwerbsverordnung (Purchase Order) Nr. E31011L, unter dein Kontrakt Nr. F33615-83-C-0043, welche von dein Departement der Luftwaffe zuerkannt worden sind.
Hintergrund der Erfindung
• Die vorliegende Erfindung bezieht sich auf Zähler und insbesondere auf eine Vorgriffsendwertzählerschaltung (look-ahead terminal counter circuitry) zur Reduzierung von Fortpflanzungsverzögerungen innerhalb des Zählernetzwerks und zum Eliminieren falscher Ausgangssignale herrührend von vorübergehenden Bedingungen innerhalb des Zählernetzwerks.
• Im allgemeinen ist ein Zähler eine Vorrichtung, welche zum Ändern eines unterscheidbaren Zustands in einen anderen geeignet ist. Zähler wirken, um Zustände zu verändern und dadurch auf den Empfang von einer vorherbestimmten Anzahl von Eingangs impulsen einen oder mehrere Ausgangssignale zu erzeugen. Eine Vielzahl von Zählerstufen werden häufig kaskadiert, um zusammen ein digitales Zählen durchzuführen. Eine Komponente so wie ein Register wird verwendet, um Zählerausgangssignale, welche der Anzahl von Eingangspulsen repräsentativ sind, zu erzeugen und zu speichern, oder die Anzahl von Geschehnissen eines bestimmten Ereignisses von Interesse. Ausgänge der Register können an eine zugeordnete Kombinationslogik angeschlossen werden, welche konstruiert ist, um ein Zustandsdekodierausgangssignal zu erzeugen, wenn die Registerausgänge sich auf vorherbestimmten Zuständen befinden, beispielsweise wenn all die Registerausgänge sich in einem Zustand befinden, was gewöhnlich als Endzahl (terminal count) verstanden wird. Es ist jedoch zu verstehen, dar eine unterschiedliche Kombinationslogik verwendet werden kann, um ein Zustandsdekodierausgangssignal zu erzeugen, wenn die Registerausgänge sich in irgendeinem vorherbestimmten Zustand befinden.
• Wie hernach verwendet soll die Signalendzahl (TC) im allgemeinen verwendet werden, um ein Zustandsdekodierausgangssignal zu repräsentieren, welches als Antwort auf die Registerausgänge bei irgendeinem vorherbestimmten Zustand erzeugt worden ist.
• Zähler werden häufig in Rechnernetzwerken verwendet, in Verbindung mit einer Vielzahl von unterschiedlichen Typen einer Kombinationslogik, um numerische Funktionen durchzuführen, welche es dem Rechner gestatten, Aufgaben zu lösen, welche sich auf Kombinationen, Permutationen und/oder Auswahl von diskreten Daten aus einer groben Menge von Eingangsdaten beziehen.
• Zum Beispiel können verschiedene Typen einer Kombinationslogik mit Zählernetzwerken zusammengeschaltet werden, um die verschiedenen Wege zu analysieren, wie diskrete Objekte kombiniert und permutiert werden können. Der eine mag r Objekte von n unterschiedlichen Objekten zur wiederholten Auswahl desselben Objekts auswählen. Bei einigen technischen Ausdrücken kann die Kombinationslogik und ein zugeordnetes Zählernetzwerk arbeiten, um ein grobes Volumen von Eingangsdaten in definierbare Gruppen zu sortieren, welche einige gemeinsame Charakteristiken besitzen. Eine solche Anwendung wäre es, Komponenten von Radarrückkehrsignalen abzutrennen, welche das Vorhandensein eines sich bewegenden Ziels anzeigen, oder einfallende Röntgenstrahlsignale abzuspalten, welche Signalkomponenten repräsentativ der Existenz von Krebsgeschwüren in einem Patienten aufweisen. Solche Anwendungen erfordern typischerweise eine Erzeugung von komplexen Signalen repräsentativ numerischer Funktionen, die Kombination von Eingangsdaten mit jenen Funktionen und eine Analyse des Wiederauf tretens von vorherbestimmten Signalmustern innerhalb der Kombination. Eine Schaltung zur Durchführung jener Funktionen umfaßt eine komlexe Kombinationslogik und eine ausgedehnte Anzahl von Zählern, welche wirkend mit der Kombinationslogik verbunden sind.
• Oft sind Zählernetzwerke und Kombinationslogik hinblicklich der Testverfahren nicht abtrennbar, so dar es unmöglich ist, zwischen einem Fehler in der Kombinationslogik und einem Fehler in dem Zählernetzwerk zu differenzieren. Darüber hinaus kann eine Vielzahl von Zählerstufen innerhalb einer groben Schaltung "vergraben" werden, so dar es nahezu unmöglich ist, zu identifizieren, wo irgendein Fehler auftritt. Wo zusätzlich der Zähler über seinem vollständigen Betriebszyklus in eine logische Ablauf folge gebracht werden muß, um ein Ausgangssignal zu erzeugen, kann die Zeit, welche nötig ist, um einen derartigen Test durchzuführen, unakzeptabel lang sein und die Information, welche von dem Testverfahren erhalten wir, kann auf einfache Bestimmung begrenzt werden, ob das Gesamtnetzwerk wie gewünscht arbeitet, ohne irgendeine Differenzierung bezüglich der Quelle irgendeines Fehlers. Darüber hinaus wird wie unten erklärt ein solcher Test nicht notwendigerweise Fehler identifizieren, die bei Zuständen außer dem Endzustand des Zählernetzwerks erscheinen. Folglich ist die Information, welche von derartigen heutigen Testverfahren erlangt wird, zu klein und die Zeitdauer, welche nötig ist, die Information zu erlangen, ist zu lang.
• Um das Testen der Zähler, welche in digitalen Verarbeitungssystemen verwendet werden, zu erleichtern, ist es üblicherweise nötig, eine große Anzahl von Taktpulsen an die Zählerschaltung anzulegen und zu bestimmen, ob die Zählersignale als Antwort auf die geeignete Anzahl von Taktpulsen genau erzeugt worden sind. In einigen Fällen kann es hinreichend sein, zu bestätigen, daß der Endzahlausgang des Zählernetzwerks nach der korrekten Anzahl von Taktpulsen sich ereignet, d.h., daß das Zählernetzwerk ein Endzahlausgangssignal zu der Zählernetzwerk-Zyklusrate erzeugt. Jedoch wird von jenen, die mit Zählernetzwerken vertraut sind, verstanden, daß eine Über-Prüfung lediglich des Endzahlausgangssignals nicht sichert, daß jedes einzelne Zählerregister korrekt arbeitet. Das Versagen eines einzelnen Zählerregisters kann den Verlust von Information von der Kombinationslogik zu Folge haben, welche mit einem inoperativen Zählerregister verbunden ist, und den Verlust von Zwischenausgangssignalen von dem Zählernetzwerk. Solche Fehler können beispielsweise dort auftreten, wo der Ausgang eines oder mehrerer Zählerregister bei einem hohen Pegel gehalten wird, und können nicht durch eine einfache Prüfung des Endzahlausgangs des Zählernetzwerks festgestellt werden. Demgemäß ist es häufig nötig, den Ausgang jedes einzelnen Zählerregisters nach jedem Taktpuls während eines Zyklus zu überprüfen. Dieses Verfahren kann nicht nur zeitraubend sein, sondern kann ebenso einen übermäßigen Betrag von zugeeignetem Speicherplatz und eine Vergleichsschaltung erfordern. Wo eine Vielzahl von Zählerstufen kaskadiert sind, ist es noch zeitaufwendiger, den Zustand jedes Zählerregisters mit dem erwarteten Zustand nach jedem Taktpuls und die zugeordneten Zählerfreigabepulse mit einem Zyklus des Zählers d.h. der Netzwerkzykluszeit zu vergleichen.
• Neben den Fehlern, welche mit gehaltenen Zählerregistern verbunden sind, können sich Fehler ergeben, wo das Zählernetzwerk versagt, die Erzeugung eines Endzahlsignals früh genug nach dem passenden Taktpuls zu erzeugen, obwohl es operativ ist, geeignet Zustandsänderungen als Antwort auf Eingangssignale zu bewirken. Solche Fehler werden gewöhnlich auf Laufbedingungen bezogen. Andere Fehler treten dort auf, wo herrührend von vorübergehenden Bedingungen innerhalb des Zählernetzwerks ein Endzahlsignal zu einer ungeeigneten Zeit erzeugt wird. Eine kurze Erklärung darüber, wie solche falschen Endzahlsignale erzeugt werden können, wird für ein vollständigeres Verstehen der vorliegenden Erfindung für sinnvoll erachtet.
• Wie vorhergehend angezeigt arbeitet ein Zählernetzwerk typischerweise, um ein Endzahlsignal zu jeder Zeit zu erzeugen, zu welcher das Zählernetzwerk durch eine vorherbestimmte Anzahl von Taktpulsen sequentiell ordnet. Nachdem jedes Zählerregister in einer logischen Ablauffolge auf einen gewünschten Ausgangszustand gebracht wird, erkennt die Logik, welche einen Teil des Zählernetzwerks bildet, die Existenz der gewünschten Zustandsbedingung an jedem Zählerregister und gibt die Erzeugung eines Endzahlsignals auf das Vorkommen des nächsten Taktpulses frei. Schwierigkeiten ergeben sich dort, wo herrührend von Faktoren wie in den Schaltungskomponenten innewohnende Fortpflanzungsverzögerungen der Ausgangszustand der Zählerregister sich kurz in einem Zustand befinden kann, der die Erzeugung eines Endzahlsignals freigibt, obwohl der Zähler bis dahin noch nicht die gewünschte Anzahl von Eingangspulsen empfangen hat. Wenn daher der nächste Taktpuls sich ereignet, bevor die Zählerregister vollständig zu den Zuständen entsprechend der laufenden Zahl übergegangen sind, kann ein falsches Endzahlsignal von dem Zähler erzeugt werden.
• Um so zusätzlich eine verbesserte Technik zum Testen des Betriebs des Zählers und der verbundenen Kombinationslogik vorzusehen, ist die vorliegende Erfindung ebenso auf eine Schaltung zum Reduzieren von Zählerfortpflanzungsverzögerungen gerichtet und zum Eliminieren falscher Ausgangssignale, welche mit einer Endzahl verbunden sind wie unten beschrieben wird.
• Aus der US-A-4 092 522 ist ein 5-Bit-Zähler/Schieberegister bekannt, welches die Verwendung einer Übertrags- (und Borge-) Look-ahead-Struktur präsentiert. Das Dokument offenbart die Verwendung einer Vielzahl von Zählerregistern, wobei jedes der Zählerregister einen Freigabeeingangsport und einen Takteingangsport umfaßt, und eine Zählerfreigabeschaltung, welche zwischen den Eingang- und Ausgangsports der Vielzahl der Zählerregister zum seguentiellen Ordnen des Betriebs der Zählerregister bei einer vorherbestimmten Zählerzyklusrate angeschlossen ist.
• Die Druckschrift Texas Instruments, Recueil de Notes d'Application, Band 5: Semiconductor Circuit Design, April 1973, (Bedford, GB) G. Cavanaugh: "Using the SN74160 family of synchronous counters", Seiten 125-130, lehrt ein Zählernetzwerk, welches eine Übertragsvorwegnahmeschaltung umfaßt, welche die Zahl erfaßt, welche einer Maximalzahl unmittelbar vorausgeht, um einen schnellen Übertrag durch UNDen mit dem darauf folgenden Taktpuls bereitzustellen.
• Aufgabe der vorliegenden Erfindung ist es, ein Zählernetzwerk und ein Verfahren für ein Zählernetzwerk vorzusehen, worin die Fortpflanzungsverzögerungen und falschen Ausgangssignale, welche mit der Endzahl verbunden sind, reduziert oder eliminiert werden können.
• Die Aufgabe wird gelöst durch eine Vorrichtung gemäß Anspruch 1 und 2 und ein Verfahren gemäß Anspruch 3.
• Gemäß der vorliegenden Erfindung wird ein Vorgriffsendwertzählernetzwerk und ein Verfahren zum Erzeugen eines Endzahlsignals offenbart. Der Zähler umfaßt eine Vielzahl von Zählerregistern, welche an eine Zählerfreigabeschaltung zum sequentiellen Ordnen der Register bei einer vorherbestimmten Zählerzyklusrate angeschlossen sind. Eine Ausgangsfreigabetorsteuerschaltung ist an die Eingangsports der Zählerregister angeschlossen und ist operativ, ein Endzahlfreigabesignal zu erzeugen, wenn jene Eingangsports sich in einem vorherbestimmten Zustand befinden. Das Endzahlfreigabe Signal und die Taktsignale werden einem Endzahlausgangsregister übergeben, welches operativ ist, ein Endzahlsignal zu erzeugen, wenn ein Taktsignal während des gleichzeitigen Vorhandenseins des Endzahlfreigabesignals empfangen wird.
• Die Taktrate wird derart ausgewählt, daß falsche Endzahlfreigabesignale, welche als Ergebnis von vorubergehenden Bedingungen an den Zählerregistern oder einer verbundenen Kombinationslogik erzeugt wurden, vor dem Auftreten des Taktsignals an dem Endzahlausgangsregister sich zerstreuen.
• In einer alternativen Ausführungsform werden den Zählerregistern Eingänge durch eine Vielzahl von Multiplexern bereitgestellt, wobei komplementäre Ausgänge davon verwendet werden, um das Endzahlfreigabesignal zu erzeugen, welches dem Endzahlausgangsregister übertragen wird.
• Ein Vorteil der vorliegenden Erfindung ist es, einen Zähler vorzusehen, worin jedes Zählerregister getrennt getestet werden kann ohne die Notwendigkeit, alle Zählerregister und die Zählerfreigabeschaltung durch die Anzahl von Taktpulsen entsprechend der Netzwerkzykluszeit in eine logische Ablauffolge zu bringen.
• Ein weiterer Vorteil der vorliegenden Erfindung ist es, ein Zählernetzwerk vorzusehen, worin ein Fehler eines spezifischen Registers oder einer Kombinationslogik, welche mit einem spezifischen Register verbunden ist, gelöst werden kann.
• Ein weiterer Vorteil der vorliegenden Erfindung ist es, den Betrieb des Zählers in einer Vielzahl von Moden zu gestatten, welche ein Zählmodus, ein Testmodus, ein Haltemodus, ein Löschmodus und ein Datenlademodus umfassen, wodurch das Zählernetzwerk vielseitiger, testbarer und zuverlässiger gemacht wird.
Kurze Beschreibung der Zeichnungen
• Fig. 1 stellt ein Schaltungsdiagramm dar, welches einen beispielhaften Vielfachmodus-Zähler erläutert, welcher eine Vorgriffsendwertzählerschaltung umfaßt; und
• Fig. 2 stellt ein Schaltungsdiagramm einer anderen Ausführungsform der Vorgriffsendwertzählersschaltung dar.
Detaillierte Beschreibung der vorliegenden bevorzugten Ausführungsform
• Die detaillierte Beschreibung, welche unten in Verbindung mit den beigefügten Tabellen und der Zeichnung bekanntgegeben ist, ist lediglich als eine Beschreibung der vorliegenden bevorzugten Ausführungsform der Erfindung beabsichtigt, und es ist nicht beabsichtigt, die einzige Form zu repräsentieren, in welcher die vorliegende Erfindung konstruiert oder verwendet werden kann. Die Beschreibung gibt die Funktionen und die Folge von Geschehnissen bekannt, welche durch die Erfindung in Verbindung mit der illustrierten Ausführungsform bewirkt wird. Es wird jedoch verstanden, daß dieselben oder gleichwertige Funktionen und Folgen durch unterschiedliche Ausführungsformen erreicht werden können, welche ebenso beabsichtigt sind, im Rahmen der Erfindung zu liegen.
• Bezüglich Fig. 1 wird eine exemplarische Schaltung zum Bereitstellen der Struktur und Funktionen der vorliegenden Erfindung erläutert. Eine Identifizierung der Signale, welche an Fig. 1 erläutert werden, ist unten in Tabelle I vorgesehen. Tabelle I Identifizierung der Signale NAME Funktion Logisch Null Serieller Eingang Look-ahead Ein Nicht Paralleles Eingangssignal Endzahl vorausgehend Nicht Zählfreigabe Nicht Auswahl Halten Parallele Freigabe Nicht Takt Rückstellung Zählerregisterausgänge Look-ahead-Ausgang Nicht Endzahl Endzahl Nicht Kontrollfunktion zum Löschen oder Setzen des Endwertzählers Testeingangsstrom Look-ahead-Signal von der vorhergehenden Stufe Vier parallele Eingangssignale Komplementäre Endzahl von der vorhergehenden Stufe Komplementäres Zählerfreigabesignal Auswahleingang zu den Multiplexern Haltezähler Komplementares paralleles Ladefreigabesignal Zeitsteuerungssignal Stelle asynchrone Flip-Flops zurück Zählerregisterausgänge Komplementäres Look-ahead-Ausgangssignal Endzahl Komplementäre Endzahl
• Wie in Fig. 1 gezeigt umfaßt das Zählernetzwerk 11 eine Vielzahl von Registern (REG) 13, 15, 17, 19 und 21. Jedes der Register 13, 15, 17, 19, und 21 ist vorzugsweise als D-Flip-Flop gebildet und kann als Flip-Flop des Modells F100151 implementiert werden, welches von der Fairchild Camera and Instrument Corporation hergestellt wird.
• Der Eingang jedes der Register ist durch einen zugeordneten Multiplexer (MUX) 23, 25, 27, 29 bzw. 31 vorgesehen, welche als Multiplexer des Modells F100171 implementiert werden können, die von der Fairchild Instrument and Camera Corporation hergestellt werden. Wie von der Fachwelt verstanden wird der Signalpegelausgang, welcher an dem Z-Ausgang jedes der Multiplexer vorliegt, in die zugeordneten Register durch das Signal CLOCK getacktet, welches an den C-Eingang an die Register angelegt wird. Folglich erscheint der Signalpegel, welcher an dem Z-Ausgang jedes der Multiplexer auftritt, an dem Q-Ausgang des zugeordneten Registers, auf den nächsten CLOCK- Puls folgend. Die Zeitverzögerung zwischen dem Erscheinen eines Signalpegels an dem Z-Ausgang des Multiplexers und dem Erscheinen eines entsprechenden Signals an dem Q-Ausgang des zugeordneten Registers wird durch zwei prinzipielle Faktoren bestimmt, d.h. die Verzögerung zwischen dem Erscheinen des Multiplexer-Ausgangs und dem Auftreten des nächsten folgenden Taktpulses und die interne Fortpflanzungsverzögerung des Registers.
• Jedes der Multiplexer 23, 25, 27, 29 und 31 ist mit einer Vielzahl von Eingangsanschlüssen 10, 11, 12 und 13 versehen. Die Multiplexer sind steuerbar, um das Signal von einem der vier ausgewählten Eingangsanschlüsse an den Z-Ausgang der Multiplexer als Antwort auf die Steuersignale S0 und S1 zu übertragen. Die Steuersignale S0 und S1 werden von der Logikschaltung 32 als Antwort auf die extern erzeugten Signale SELECT, HOLD und PEN wie unten auf den Tabellen II, III und IV wiedergegeben erzeugt. Die Logikschaltung 32 ist operativ, um die SELECT-, HOLD- und PEN Signale in geeignete S0- und S1-Signale zum Auswählen des geeigneten Eingangs als Antwort auf die externen Signale zu übersetzen.
• Die Zählerfreigabeschaltung besteht aus einer Vielzahl von Logikschaltungen 33, 35, 37 und 39, welche operativ sind, sequentiell einen Eingang dem I0-Port der Multiplexer 23, 25, 27, bzw. 29 bereitzustellen, wenn das Neztwerk 11 in einem Zählmodus betrieben wird. Die Logikschaltungen 33, 35, 37 und 39 kooperieren mit den Multiplexern und Registern, um sequentiell Ausgangssignale von den Registern 13, 15, 17 bzw. 19 auf das Vorliegen einer vorherbestimmten Anzahl von Taktpulsen zu erzeugen. Auf geeignetes sequentielles Ordnen der Register 13, 15, 17, und l9 wird dann das Register 21 freigegeben, was schließlich zur Erzeugung eines Terminaltaktsignals TC an dem Q-Ausgang des Registers 21 führt.
• Die Endzahlausgangsfreigabeschaltung 41 wird vorzugsweise als ODER/NICHT-ODER-GATTER gebildet, welches an die komplementären Ausgänge (ZN) der Multiplexer 23, 25, 27, und 29 angeschlossen ist. Der Anschluß an die ZN-Ausgänge veranlaßt die Endzahlausgangsfreigabeschaltung 41 ein Freigabesignal an den I0-Eingang des Multiplexers 31 zu übertragen, wenn sich alle ZN-Terminals in einem Null-Zustand befinden, d.h. auf das Auftreten des Taktpulses, welches dem Taktpuls vorangeht, welcher das Endzahlsignal erzeugt. Folglich werden der Z-Ausgang des Multiplexers 31 und daher der D-Eingang zum Register 21 als Antwort auf den Taktpuls freigegeben, welcher unmittelbar dem Taktpuls vorangeht, welcher das Endzahlsignal erzeugt. Auf das Geschehnis des nächsten CLOCK-Pulses wird das Register 21 veranlaßt, ein Endzahlsignal (TC) zu erzeugen. Durch die Verwendung der Endzahlausgangsfreigabeschaltung 41 wird ein Vorgriffsendzahlschema (look-ahead terminal count scheme) erwirkt, so daß die Erzeugung des Endzahlsignals TC bis zum Auftreten des entsprechenden Taktpulssignals lediglich durch die Zeit verzögert wird, welche der Fortpflanzungsverzögerung entspricht, die dem Betrieb des Registers 21 innewohnt. Es ist zu verstehen, daß durch Variation der Schaltung, welche zur Bildung der Endzahlausgangsfreigabeschaltung 41 verwendet wird oder der Anschlüsse daran, ein ähnliches Vorgriffsendzahlschema erwirkt werden kann, um der Erzeugung eines Endzahlfreigabesignals als Antwort auf irgendeine vorherbestimmte Anzahl von Taktpulsen zu entsprechen.
• Darüber hinaus verhindert der Einschluß des Registers 21 die Erzeugung von falschen Endzahlsignalen, wo die Endzahlausgangsfreigabeschaltung 41 ein Endzahlfreigabesignal an dem I0- Anschluß des Multiplexers 31 als Antwort auf vorübergehende Bedingungen der Multiplexer 23, 25, 27 und 29 erzeugt. Wenn beispielsweise das Netzwerk 11 von einer Zahl 1101 zu 1110 übergeht, kann es einen kurzen Moment geben, bei welchem die Zahl als 1111 erscheint, was zu einem Eingang 0000 zu der Endzahlausgabefreigabeschaltung 41 führt und folglich zur Erzeugung eines Endzahlfreigabesignals, welches dem I0-Port des Multiplexers 31 übermittelt wird. Wenn sich das Neztwerk 11 in dem Zählmodus befindet, führt diese Bedingung zur Übermittlung eines Endzahlfreigabesignals zu dem Eingang des Registers 21. Jedoch arbeitet das Register 21, um derartige vorübergehende Bedingungen von dem Ausgang des Netzwerks 11 zu isolieren, und wird nur einen Ausgang erzeugen, wenn das Register zu der Zeit freigegeben wird, an welchem ein CLOCK-Signal empfangen worden ist. Zu der Zeit sollten die vorübergehenden Bedingungen zerstreut sein und die Multiplexer sollten alle in ihre richtigen Zustände übergegangen sein. Wie von der Fachwelt erkannt sollte die CLOCK-Rate unter Berücksichtigung jener vorübergehender Bedingungen ausgewählt werden und sollte den Schaltungskomponenten genügend Zeit geben, um zwischen den CLOCK- Pulsen einen Übergang zu vollenden.
• Die vorliegende Erfindung gestattet dem Zählernetzwerk 11 ohne ein in logischen Ablauf bringen der Register und der verbundenen Kombinationslogik durch den vollständigen Netzwerkzyklus getestet zu werden. Durch Kontrollieren des Zustands S0 und S1 kann dem Multiplexer 23 der Testmustereingang von dem SI-Terminal eingegeben werden und seriell durch die verbleibenden Multiplexer und Register übertragen werden, unabhängig von der Rate, bei welcher das Endzahlsignal erzeugt wird.
• In der vorliegenden bevorzugten Ausführungsform kann ein Testmuster von dem seriellen Eingangsport (SI) dem Testeingangsport (12) des Multiplexers 31 übertragen werden. Wenn sich S0 und S1 auf geeignetezn Pegel befinden, wird jeder der Multiplexer 23, 25, 27, 29 und 31 arbeiten, um das an dem Eingangsport 12 vorliegende Signal jedes zugeordneten Multiplexers auszugeben. Das Signal wird danach dein Eingangsport D des zugeordneten Registers übermittelt. Danach wird das Signal dem Ausgangsport Q des Registers übertragen und wird wiederum an den Eingangsport I2 eines anderen Multiplexers übertragen. Auf dieses Weise wird der Ausgang des Registers 21 dem Port I2 des Registers 23 übertragen. Das Signal wird danach dem Ausgang des Registers 13 und danach dem Eingangsport I2 des Registers 25 übertragen. Dasselbe Signal wird dem Register 15 und danach dem Eingangsport I2 des Multiplexers 27 übertragen. Der Ausgang des Registers 17 wird auf ähnliche Weise dem Eingangsport I2 des Multiplexers 29 übertragen. Der Ausgang des Multiplexers 29 wird dem Register 19 übertragen, von welchem ein serieller Ausgang des Testmusters vom Anschluß Q(1) entladen wird. So wird der Testmustereingang zu dem Netzwerk 11 an dem Anschluß SI seriell durch jeden der Multiplexer und Register übertragen und wird schließlich vom Anschluß Q(1) ausgegeben. Wie oben bemerkt ist die Rate, bei welcher das Eingangstestmuster durch die Multiplexer und Register übertragen wird, unabhängig von dem Betrieb der Zählerfreigabeschaltung 33, 35, 37 und 39. Dementsprechend können alle Multiplexer und Register auf bequeme und schnelle Weise getestet werden, unabhängig irgendeiner zusammengeschalteten Kombinationslogik oder der Rate, bei welcher das Endzahlsignal (TC) erzeugt wird, d.h. der Netzwerkzykluszeit.
• Wie in Fig. 1 gezeigt, können die Testmusterausgänge ebenso an den Anschlüssen Q(2), Q(3), Q(4) und TC erlangt werden. Auf diese Weise kann der Betrieb jedes Multiplexers und Registerpaars unabhängig voneinander geprüft werden. Es sollte jedoch erwähnt werden, daß Fehler eines spezifischen Registers aufgelöst werden können unter Verwendung des seriellen Ausgangs durch Schieben von vorherbestimmten Datenmustern, Betrieb im Zählmodus, Schieben von Daten durch das Netzwerk und Vergleichen des Ausgangs mit erwarteten Pegeln.
• Zusätzlich zum Übertragen des Ausgangs jedes Registers zu dem Eingangsport I2 eines nicht zugeordneten Multiplexers wird ebenso der Ausgang jedes Registers dem Eingangsport I2 des zugeordneten Multiplexers übertragen. Auf die Erzeugung von geeigneten Steuersignalen S0 und 51 (vergleiche Tabellen II, III und IV) wird jeder Multiplexer betrieben, um das Signal, welches an dem Eingangsport I1 erscheint, dem zugeordneten Register zu übertragen. So wird der Ausgang des Registers mit seinem derzeitigen Pegel beibehalten bis die Signale S0 oder S1 verändert werden oder bis das Register zurückgesetzt wird.
• Das Zählernetzwerk 11 kann ebenso arbeiten, um parallel eine Vielzahl von Datenbits zu laden. In der vorliegenden bevorzugten Ausführungsform kann eine Vielzahl von Datenbits dem Zählernetzwerk 11 an dem Anschluß P übertragen werden und den Multiplexern 23, 25, 27 und 29 an den Eingangsports I3 jener Multiplexer übertragen werden. Auf das Erscheinen von geeigneten PEN-, SELECT- und HOLD-Signalpegeln wird die Information, welche an den Eingangsports 13 erscheint, an die zugeordneten Register übertragen und schließlich von den Registern an den Anschlüssen Q(1), Q(2), Q(3), und Q(4) an eine externe Schaltung übertragen. Die Zählerfreigabeschaltung 33, 35, 37 und 39, die Endzahlausgangsfreigabeschaltung 41, Register 21 und der Multiplexer 31 müssen nicht verwendet werden, wenn das Netzwerk 11 in dem parallelen Lastmodus eingerichtet ist. Wenn die Endzahl parallel in die Register 13, 15, 17 und 19 geladen wird, wird ein Endzahlausgangssignal vom Register 21 als Antwort auf denselben Taktpuls erzeugt, welcher auf die parallelen Last der Register verwendet wird.
• Wie oben erwähnt kann das Netzwerk 11 verwendet werden, um das Prüfen des Betriebs einer externen Kombinationslogik, welche an das Netzwerk 11 angeschlossen ist, zu erleichtern. Wo der Ausgang einer externen Kombinationslogik an die Eingangsports I3 der Multiplexer zum parallelen Laden übertragen wird, kann das Netzwerk 11 betrieben werden, um einen begrenzten Betrag von Daten von der Kombinationslogik einzugeben und danach in einem Testmodus betrieben werden, um seriell Daten auszugeben, welche in den Registern eingeschlossen sind. So kann der Ausgang der externen Kombinationslogik gehalten werden und seriell zum Vergleich gegenüber erwarteten Pegeln ausgegeben werden. Der Betrieb der externen Kombinationslogik kann daher vis a vis der Zählertestschaltung des Netzwerks 11 getestet werden.
• Wenn gewünscht kann eine Vielzahl von Zählernetzwerken 11 kaskadiert werden, um Zählungen hoher Ordnung zu erleichtern. In solch einem kaskadierten Netzwerk dient das komplementäre Endzahlsignal (TCN) der ersten Stufe als komplementäres Endzahlvorsignal (TCPN) der zweiten Stufe. Ähnlich dient das komplementäre Vorgriffsausgangssignal (look ahead output Signal) (LA OUT N) von der ersten Stufe als komplementäres Vorgriffseingangssignal (LA IN N) der folgenden Stufe. Ähnlich kann das serielle Ausgangssignal von dem Anschluß Q(1) der ersten Stufe als serielles Eingangssignal (SI) für die folgende Stufe verwendet werden. Auf diese Weise kann irgendeine Anzahl von Stufen kaskadiert werden ohne die Notwendigkeit einer externen Logik. Wie vorher erörtert können verschiedene Modifikationen, Additionen und Ersetzungen erwirkt werden, um die Struktur und die Funktion der Komponententeile zu implementieren, ohne vom Umfang und Rahmen der Erfindung abzuweichen. Beispielsweise können eine andere Zählerfreigabeschaltung und verschiedene alternierende mehrfach ausnützende Scheinen verwendet werden, um verschiedene Zählschemen zu implementieren oder verschiedene Kombinationslogikschaltungen innerhalb des Rahmens der Erfindung. Darüber hinaus kann es klar vorweggenommen werden, daß die vorliegende Erfindung Anwendung in verschiedenen Gebieten neben jenen speziell angesprochenen haben kann.
• Bezüglich Fig. 2 wird eine andere Ausführungsform eines Vorgriffsendwertzählers 56 zur Erzeugung eines Endzahlausgangssignals auf das Auftreten einer vorherbestimmten Anzahl von Taktpulsen erläutert. Der Zähler 56 ist operativ, falsche Ausgangssignale herrührend von vorübergehenden Bedingungen, welche an den Zählerregistern vorliegen, zu reduzieren oder zu eliminieren. Wie mit der Schaltung an Fig. 1 erläutert, arbeitet der Zähler 56 derart, das Ausgangssignal (TC) von falschen Bedingungen zu isolieren und Verzögerungszeit zwischen dem Auftreten von dem Taktpuls, welcher das Endzahlsignal erzeugt, und der Erzeugung des Zählerendzahlsignals zu reduzieren.
• Der Zähler 56 wird aus einer Vielzahl von Zählerregistern 51, 53, 55 und 57 gebildet. Wie von der Fachwelt erkannt wird können die Zählerregister 51, 53, 55 und 57 aus irgendeiner Anzahl von kommerziell verfügbaren Registern wie den Flip- Flops des Modells F100151 gebildet sein, welche von der Fairchild Camera and Instrument Corporation hergestellt werden. Jedes der Register hat einen Eingangsport, welcher an die Zählerfreigabeschaltung 59 angeschlossen ist. Die Zählerfreigabeschaltung 59 kann ähnlich sein wie die an Fig. 1 erläuterte Zählerfreigabeschaltung 33, 35, 37 und 39 oder kann implementiert werden, um die Register in irgendeiner Anzahl von vorherbestimmten Sequenzen beispielsweise der Basis 3, 4, pseudozufällig, etc. freizugeben. So wird nach Eingabe einer vorherbestimmten Anzahl von Taktpulsen auf die Register 51, 53, 55 und 57 das Endzahlsignal erzeugt und der Zählerzyklus wiederholt sich.
• Gemäß der vorliegenden Erfindung werden die Eingänge zu den Registern 51, 53, 55 und 57 der Endzahlausgangsfreigabelogikschaltung 61 übermittelt, welche als konventionelles UND-Gatter implementiert werden kann. Die Logikschaltung 61 ist operativ, ein Ausgangsfreigabesignal als Antwort auf vorherbestimmte Bedingungen an den Registereingangsports zu erzeugen und das Freigabesignal an den Eingangsport des Ausgangsregisters 63 zu übermitteln. Das Ausgangsregister 63 ist auf diese Weise operativ, ein Endzahlsignal (TC) zu jeder Zeit zu erzeugen, bei welcher der Zähler 56 den gewünschten Zustand erreicht.
• Darüber hianaus wird der Endzahlfreigabesignalausgang von der Endzahlfreigabelogikschaltung 61 von dem Ausgang TC durch Register 63 isoliert. Das Ausgangssignal von der Logikschaltung 61 wird dem Eingang des Registers 63 übermittelt und das Endzahlausgangssignal wird lediglich erzeugt, wenn ein Freigabesignal an dem Eingang zum Register 63 gleichzeitig mit dem Auftreten eines Taktpulses vorhanden ist. Der Ausgang von der Logikschaltung 61 wird dann verwendet, um ein Endzahlausgangssignal zu triggern, bevor es selbst ein Ausgangssignal ist, so daß falsche Ausgangsfreigabesignale herrührend von vorübergehenden Bedingungen innerhalb der Zählerregister und der verbundenen Kombinationslogik nicht falsche Endzahlsignale zur Folge haben. Die Verzögerung zwischen dem Auftreten des Endzahltaktpulses und der Erzeugung des Endzahlausgangssignals ist daher begrenzt auf die innewohnende Fortpflanzungsverzögerung des Registers 63.
• Wie der Fachwelt ersichtlich ist, können verschiedene Typen von Verbindungschemen und Kombinationslogik verwendet werden, um die Endzahlausgangsfreigabelogikschaltung 61 zu implementieren. Die Zentralfunktion einer derartigen Logik ist es, ein Endzahlfreigabesignal dem Register 63 hinreichend vor dem Auftreten des Endzahltaktpulses zu erzeugen, so daß falsche Freigabesignale sich vor der Zeit zerstreuen, zu welcher der Endzahltaktpuls auftritt. Tabelle II Berechtigung von Betriebsmoden SELECT HOLD Funktion Dies ist ein Zähl- oder Lademodus. Wenn PEN inaktiv ist, zählt der Zähler synchron unter der Steuerung von CEN. Wenn PEN aktiv ist, wird der Zähler synchron parallel die Bits P(1) bis P(4) laden, wobei P(4) das höchstwertige Bit ist Haltemodus. Der Zähler wird in seinem gegenwärtigen Zustand gehalten, d. h. Q(t+1) = Q(t) seriell von der SI-Leitung durch alle Register des Zählers und aus Leitung Q(1) heraus schieben. Setzmodus. Die Zählerregister werden synchron gesetzt, beispielsweise auf einen Nullzustand Tabelle III Ausgewählte Eingänge der Multiplexer 23, 25, 27, 29 SELECT HOLD EINGANG Tabelle IV Ausgewählte Eingänge der Multiplexer 23, 25, 27, 29 SELECT HOLD EINGANG

Claims (3)

1. Ein Vorgriffsendwertzähler (56) mit:

einer Vielzahl von Zählerregistern (51, 53, 55, 57), wobei jeder der Zählerregister (51, 53, 55, 57) ein Freigabeeingangsport, ein Ausgangsport und ein Takteingangsport aufweist;

einer Zählerfreigabeschaltung (59), welche zwischen die Eingangs- und Ausgangsports der Vielzahl von Zählerregi-Stern (51, 53, 55, 57) geschaltet ist;

wobei die Zählerfreigabeschaltung (59) mit der Vielzahl von Zählerregistern (51, 53, 55, 57) zum sequentiellen Ordnen des Betriebs der Vielzahl von Zählerregistern (51, 53, 55, 57) bei einer vorherbestimmten Zählerzyklusrate kooperiert, welche durch ein Taktsignal an den Takteingangsports der Vielzahl von Zählerregistern (51, 53, 55, 57) bestimmt wird;

dadurch gekennzeichnet, daß

eine Endzahlausgangsfreigabeschaltung (61) an die Eingangsports der Vielzahl von Zählerregistern (51, 53, 55, 57) angeschlossen ist, wobei die Endzahlausgangsfreigabeschaltung (61) ein Freigabesignal erzeugt, wenn Signale an den Eingangsports der Vielzahl von Zählerregistern sich in vorherbestimmten Zuständen befinden, welche durch die Zählerfreigabeschaltung (59) bestimmt werden, welche mit der Vielzahl von Zählerregistern (51, 35 53, 55, 57) kooperiert; und dadurch, daß er des weiteren ein Ausgangsregister (63) umfaßt, wobei das Ausgangsregister (63) ein Freigabeeingangsport (D) aufweist, welcher an die Endzahlausgangsfreigabeschaltung (61) angeschlossen ist, und ein Takteingangsport (C), wobei das Ausgangsregister (63) ein Ausgangssignal (T.C.) als Antwort auf den Empfang des Taktpulses an dem Ausgangsregistertakteingangsport erzeugt, wenn das Freigabesignal gleichzeitig an dem Freigabeeingangsport gegenwärtig ist, worin die Logikschaltung (61) kooperativ ist, um das Ausgangsfreigabesignal an das Ausgangsregister (63) vor dem Auftreten des Taktpulses zu übertragen.

2. Ein Vorgriffsendwertzählernetzwerk zum Erzeugen eines Ausgangssignals als Antwort auf das Auftreten einer vorherbestixnmten Anzahl von Taktpulsen mit:

einer Vielzahl von Zählerregistern (13, 15, 17, 19), wobei jedes der Zählerregister (13, 15, 17, 19) ein Zählereingangsport, ein Takteingangsport und ein Zählerausgangsport aufweist; und

einer Zählerfreigabeschaltung (33, 35, 37, 39);

dadurch gekennzeichnet, daß es

eine Vielzahl von Multiplexern (23, 25, 27, 29) aufweist, wobei jeder der Multiplexer (23, 25, 27, 29) wenigstens erste und zweite Eingangsports und erste und zweite Ausgangsports aufweist, wobei die ersten Ausgangsports an den Zählereingangsport jeweils eines der Vielzahl von Zählerregistern (13, 15, 17, 19) angeschlossen ist, wobei die Ausgangsports der Vielzahl von Zählerregistern (13, 15, 17, 19) an jeweils die zweiten Eingangsports der Multiplexer (23, 25, 27, 29) angeschlossen sind, wobei jeder der Vielzahl von Multiplexern (23, 25, 27, 29) operativ ist, um Signale zu den Eingangsports der Vielzahl von Fehlerregistern (13, 15, 17, 19) zu toren;

wobei die Zählerfreigabeschaltung an den ersten Eingangsport von wenigstens einem der Multiplexer (23, 25, 27, 29) angeschlossen ist;

eine Endzahlausgangsfreigabeschaltung (31, 41,), wobei die Ausgangsfreigabeschaltung (31, 41) eine Vielzahl von Eingangsports und einen Ausgangsport aufweist, wobei die Eingangsports an die Vielzahl von Multiplexern (23, 25, 27, 29) an den zweiten Ausgangsports davon angeschlossen sind, wobei die Ausgangsfreigabeschaltung (31, 41) ein Endzahlfreigabesignal auf den Empfang von vorherbestimmten Signalen von der Vielzahl von Multiplexern (23, 25, 27, 29) erzeugt; und

ein Endzahlausgangsregister (21), wobei das Ausgangsregister (21) ein Freigabeeingangsport, ein Takteingangsport und ein Endzahlausgangsport aufweist, wobei der Freigabeeingangsport an den Ausgangsport der Endzahlausgangsfreigabeschaltung angeschlossen ist, wobei das Ausgangsregister (21) ein Endzahlausgangssignal als Antwort auf den Empfang eines Taktpulses an dem Ausgangsregistertakteingangsport erzeugt, wenn das Freigabesignal gleichzeitig an dem Freigabeeingangsport gegenwärtig ist, worin jedes der Vielzahl von Registern (13, 15, 17, 19) und die Endzahlausgangsregister (21) auf die vorherbestimmte Anzahl von Taktpulsen ansprechen.

3. Ein Verfahren zum Erzeugen eines Endzahlausgangssignals von einem Vorgriffsendwertzähler, welches die Schritte aufweist:

Anschließen jedes Eingangsports und Ausgangsports einer Vielzahl von Zählerregistern (51, 53, 55, 57) an eine Zählerfreigabelogikschaltung (59);

gekennzeichnet durch die weiteren Schritte:

Erzeugen eines Endzahlfreigabesignals, wenn sich die Zählerregistereingangsports in vorherbestimmten Zuständen befinden, welche durch die Zählerfreigabelogikschaltung (59) bestimmt werden;

Übertragen des Endzahlfreigabesignals an ein Endzahlregister (63) vor dem Auftreten eines Taktpulses, entsprechend der Erzeugung eines Endzahlausgangssignals (T.C.); und

Erzeugen eines Endzahlausgangssignals (T.C.) von dem Endzahlausgangsregister (63) als Antwort auf das gleichzeitige Vorhandensein des Freigabeendzahlsignals und des Taktpulses, worin

die Schritte des Übertragens der Eingangsportsignale der Zählerregister an das Endzahlregister (63) über eine Logikschaltung (61) vor dem Auftreten des Taktpulses geschehen, so daß falsche Endzahlfreigabesignale herrührend von vorübergehenden Bedingungen der Signale an den Zählerregistereingängen vor dem Auftreten des Taktpulses zerstreut werden.