DE19927094C2 - Abtast-Flipflop - Google Patents

Description

Die Erfindung betrifft ein Abtast-Flipflop nach dem Oberbegriff des Anspruchs 1, eine Schaltung mit einer Abtast-Flipflop-Kette nach Anspruch 3, ein Verfahren zum Betreiben des Abtast-Flipflops nach Anspruch 8 sowie ein Verfahren zum Betreiben einer Abtast-Flipflop-Kette nach Anspruch 10.

Der grundliegende Ansatz zum Prüfen einer digitalen Logik am Ende einer Fertigungslinie besteht darin, an die Eingangsanschlüsse eine Reihe von Logikmustern anzulegen und dann die Logikmuster an den Ausgangsanschlüssen auszuwerten, um sicherzustellen, daß die richtigen Werte vorhanden sind. Die Reihe von Logikmustern wird ihrerseits so gewählt, daß jeder Weg durch die Logik geprüft wird.

Obwohl dieser Ansatz vom Konzept her einfach ist, nimmt seine Komplexität mit der Tiefe der Logik, d. h. mit der Anzahl von Gattern zwischen den Eingangs- und Ausgangsanschlüssen, exponentiell zu. Bei einer tiefen Logik kommt es häufig vor, daß ein bestimmter Abschnitt der Logik nicht durch einfaches Anlegen verschiedener Muster an die Eingangsanschlüsse geprüft werden kann.

Eine übliche Technik zum Begrenzen der Tiefe der Logik besteht darin, eine aufgeteilte Logikschaltung zu verwenden. Bei einer aufgeteilten Logikschaltung werden spezielle Prüf-Flipflops, die als Abtast-Flipflops oder Abtast-Flops be­ kannt sind, in regelmäßigen Intervallen miteinander verknüpft, um die Logikschaltung in mehrere Logikunterschaltungen zu unterteilen. Abtast-Flipflops sind z. B. aus der EP 0 628 831 A1 bekannt.

Fig. 6 zeigt einen Blockschaltplan, der eine herkömmliche aufgeteilte Logikschaltung 100 veranschaulicht, die eine Reihe von Logikunterschaltungen SC1-SCm und eine Reihe von Abtast-Flop-Ketten FC1-FCn, die die Unterschaltungen SC1-SCm miteinander verbinden, enthält.

Die erste Logikunterschaltung SC1 ist mit mehreren Eingangsanschlüssen 102 verbunden, während die letzte Logikunterschaltung SCm mit mehreren Ausgangsanschlüssen 104 verbunden ist. Jede Abtast-Flop-Kette FC ist ihrerseits zwischen einem benachbarten Paar Unterschaltungen SC angeordnet, so daß jede Unterschaltung SC mit Ausnahme der ersten eine entsprechende Eingangskette besitzt und jede Unterschaltung SC mit Ausnahme der letzten eine entsprechende Ausgangskette besitzt.

Beispielsweise arbeitet die Flop-Kette FC1 als Ausgangskette für die Unterschaltung SC1 und als Eingangskette für die Unterschaltung SC2, während die Flop-Kette FC2 als Ausgangskette für die Unterschaltung SC2 und als Eingangskette für die Unterschaltung SC3 arbeitet. (Flop-Ketten sind typi­ scherweise für die Eingabe von Prüfmustern in die erste Unterschaltung oder für die Ausgabe von Mustern aus der letzten Unterschaltung nicht erforderlich, da diese Funktionen von der Prüfanlage übernommen werden).

Jede Abtast-Flop-Kette FC enthält mehrere Abtast-Flops 110, wovon jedes einen parallelen Eingang 112, einen parallelen Ausgang 114, einen seriellen Eingang 116 und einen seriellen Ausgang 118 besitzt. Wie gezeigt, sind die Ausgänge von einer Unterschaltung SC mit den parallelen Eingängen 112 der Flops 110 in der entsprechenden Ausgangskette verbunden, während die Eingänge in eine Unterschaltung SC mit den parallelen Ausgängen 114 der Flops 110 in der entsprechenden Eingangskette verbunden sind. Ferner werden die seriellen Eingänge und Ausgänge 116 bzw. 118 dazu verwendet, die Flops 110 in einer Flop-Kette FC seriell zu verbinden.

Im Betrieb arbeitet die Logikschaltung 100 in einem Logikmo­ dus und in einem Prüfmodus. Wenn sie sich im Logikmodus befindet, werden Logiksignale durch die Abtast-Flops 110 in einer Weise getaktet, die der Logikschaltung 100 ermöglicht, wie eine einzelne Logikvorrichtung zu arbeiten.

Vor den Eintreten in den Prüfmodus wird eine Reihe von Prüfmustern für jede Unterschaltung SC gewählt, so daß dann, wenn die Prüfmuster an die Unterschaltungen SC angelegt werden, sämtliche Logikwege durch die Unterschaltung SC geprüft werden. Wie beispielsweise in Fig. 7A gezeigt ist, sind die Prüfmuster FP1-FPr, SP1-SPr, TP1-TPr und LP1-LPr für die Unterschaltungen SC1, SC2, SC3 bzw. SCm gewählt worden.

Im Prüfmodus wird das erste Prüfmuster FP1 an die parallelen Eingänge der ersten Unterschaltung SC1 angelegt, während die ersten Prüfmuster SP1, TP1 und LP1 in die Flop-Ketten FC1, FC2 bzw. FCn seriell geladen werden.

Wie in Fig. 7 A beispielsweise gezeigt ist, wird das erste Prüfmuster [1-0-0-. . .-0] an die Unterschaltung SC1 angelegt, während erste Prüfmuster [0-1-0-. . .-1], [0-0-0-. . .-1] und [1-0-0-. . .-1] in die Flop-Ketten FC1, FC2 bzw. FCn seriell geladen werden.

Die letzten Logikwerte der ersten Prüfmuster werden in die Flop-Ketten FC bei der Anstiegsflanke eines Taktzyklus A wie in Fig. 8 gezeigt seriell geladen. Danach pflanzt sich während des Taktzyklus A jedes erste Prüfmuster durch die entsprechende Unterschaltung SC fort und bewirkt, daß an den entsprechenden Ausgangsketten und an den Ausgangsanschlüssen 104 ein erstes neues Logikmuster vorhanden ist.

Wie in Fig. 7B beispielsweise gezeigt ist, ruft das erste Prüfmuster [1-0-0-. . .-0], das an der Unterschaltung SC1 vorhanden war, ein erstes neues Logikmuster [1-1-0-. . .-0] hervor, das an die Flop-Kette FC1 angelegt wird, während ein erstes Prüfmuster [0-1-0-. . .-1], das in die Flop-Kette FC1 geladen wurde, an der Flop-Kette FC2 ein erstes neues Logik­ muster [1-1-1-. . .-0] hervorruft.

In ähnlicher Weise ruft ein erstes Prüfmuster [0-0-0-. . .-1], das in die Flop-Kette FC2 geladen wurde, die Ausgabe eines ersten neuen Logikmusters [0-1-0-. . .-1] von der Unterschal­ tung SC3 hervor, während das erste Prüfmuster [1-0-0-. . .-1], das in die Flop-Kette FCn geladen wurde, die Ausgabe eines ersten neuen Logikmusters [0-0-1-...-0] von der Unterschal­ tung SCm hervorruft.

Danach führen die Flop-Ketten FC1-FCn bei der Anstiegsflanke des Taktzyklus B, der als paralleler Ladezyklus bekannt ist, über die parallelen Eingänge 112 eine Zwischenspeicherung der ersten neuen Logikmuster, die von den Unterschaltungen SC1-SCm ausgegeben werden, aus.

Wie in Fig. 7C beispielsweise gezeigt ist, wird das erste neue Logikmuster [1-1-0-. . .-0], das von der Unterschaltung SC1 ausgegeben wird, von der Flop-Kette FC1 zwischengespeichert. In ähnlicher Weise wird das erste neue Logikmuster [1-1-1-. . .0], das von der Unterschaltung SC2 ausgegeben wird, von der Flop-Kette FC2 zwischengespeichert und wird das erste neue Logikmuster [0-1-0-. . .-1], das von der Unter­ schaltung SC3 ausgegeben wird, von der Flop-Kette FCn zwi­ schengespeichert wird (unter der Annahme, daß lediglich vier Unterschaltungen vorhanden sind).

Sobald diese ersten neuen Logikmuster zwischengespeichert sind, pflanzen sie sich auch durch die folgenden Logikunter­ schaltungen SC fort und bewirken, daß an den parallelen Eingängen 112 der Flop-Ketten FC1-FCn zweite neue Logikmu­ ster vorhanden sind, die an den Ausgangsanschlüssen 104 ausgegeben werden.

Wie in Fig. 7C beispielsweise gezeigt ist, bewirkt nun das erste neue Logikmuster [1-1-0-. . .-0], das von der Flop-Kette FC1 zwischengespeichert wurde, daß an den parallelen Eingän­ gen der Flop-Kette FC2 ein zweites neues Logikmuster [1-0-1- . . .-0] vorhanden ist.

In ähnlicher Weise bewirkt das erste neue Logikmuster [1-1-1-. . .-0], das von der Flop-Kette FC2 zwischengespei­ chert wird, daß von der Unterschaltung SC3 ein zweites neues Logikmuster [0-0-0-. . .-1] ausgegeben wird, während das erste neue Logikmuster [0-1-0-. . .-1], das von der Unterschaltung 5Cm zwischengespeichert wird, die Ausgabe eines zweiten neuen Logikmusters [0-0-0-. . .-0] an die Anschlüsse 104 hervorruft. (Es wird angemerkt, daß sich das an den paralle­ len Eingängen in die Flop-Kette FC1 vorhandene Logikmuster nicht ändert, da sich das Prüfmuster FP1 noch nicht geändert hat.)

Dann führt zum Zeitpunkt t₃ im Taktzyklus B die Prüfanlage die Zwischenspeicherung des zweiten neuen Logikmusters, das von der Unterschaltung SCm ausgegeben wird, aus (z. B. das Logikmuster [0-0-0-. . .-0]). Danach ist an der ersten Unter­ schaltung SC1 das zweite Prüfmuster FP2 vorhanden, während die ersten Werte der zweiten Prüfmuster SP2, TP2 und LP2 in die Flop-Ketten FC1, FC2 bzw. FCn) seriell geladen werden.

Der serielle Ladeprozeß wird fortgesetzt, bis die zweiten Prüfmuster SP2, TP2 und LP2 seriell in die Flop-Ketten LC1, FC2 bzw. FCn geladen sind. Somit ist, wie in Fig. 7D gezeigt ist, an der Unterschaltung SC1 das zweite Prüfmuster [1-0-1- . . .-1] vorhanden, während in die Flop-Ketten FC1, FC2 bzw. FCn zweite Prüfmuster [0-1-1-. . .-1], [0-0-1-. . .-1] bzw. [0-1-0-. . .-0] seriell geladen werden.

Wenn sämtliche zweiten Prüfmuster in eine Flop-Kette FC geladen werden, werden die ersten neuen Logikmuster, die eben von den Flop-Ketten FC zwischengespeichert wurden, seriell ausgegeben. Somit wird, wie in Fig. 7D gezeigt ist, das erste neue Logikmuster [1-1-0-. . .-0], das von der Unter­ schaltung SC1 ausgegeben wird, von der Flop-Kette FC1 ausge­ geben, wird das erste neue Logikmuster [1-1-1-. . .-0], das von der Unterschaltung SC2 ausgegeben wird, von der Flop- Kette FC2 ausgegeben und wird das erste neue Logikmuster [0-1-0-. . .-1], das von der Unterschaltung SC3 ausgegeben wird, von der Flop-Kette FCn ausgegeben (unter der Annahme, daß nur vier Unterschaltungen vorhanden sind). Die ersten neuen Logikmuster, die von den Flop-Ketten FC ausgegeben werden, und die zweiten neuen Logikmuster, die von den Ausgangsanschlüssen 104 gelesen werden, werden anschließend mit den vorhergesagten Werten verglichen, um festzustellen, ob die Unterschaltungen SC korrekt arbeiten.

Wie in Fig. 9 gezeigt ist, verwendet eine bekannte Abtast- Flop-Kette 400 drei Abtast-Flops 110, die ein erstes Flop 410, ein zweites Flop 412, das an das erste Flop 410 ange­ schlossen ist, und ein drittes Flop 414, das an das zweite Flop 412 angeschlossen ist, umfassen.

Jedes Abtast-Flop 110/410, 110/412 und 110/414 enthält seinerseits ein D-Q-Flipflop 420, das einen D-Eingang, einen Takteingang CLK und einen Q-Ausgang besitzt; und einen 2- nach-1-Multiplexer 430, der einen parallelen Eingang 112, einen seriellen Eingang 116, einen Wähleingang, der ein Prüffreigabesignal EN empfängt, sowie einen Multiplexeraus­ gang besitzt, der an den D-Eingang des Flops 420 angeschlos­ sen ist.

Wie ferner in Fig. 9 gezeigt ist, sind die Abtast-Flops 110/410, 110/412 und 110/414 miteinander verkettet, indem einfach der Q-Ausgang eines Abtast-Flops 110 mit dem seriel­ len Eingang des nächsten Abtast-Flops 110 in der Kette verbunden ist und indem jeder der Multiplexer-Wähleingänge angeschlossen wird.

Weiterhin zeigt Fig. 9, daß die ersten und zweiten Abtast- Flops 410 und 412 Signale von der linken Seite der Zeichnung empfangen und Signale zur rechten Seite der Zeichnung ausge­ ben, während das dritte Abtast-Flop 414 Signale von der rechten Seite der Zeichnung empfängt und Signale zur linken Seite der Zeichnung ausgibt.

Im Prüfmodus wird ein Prüfmuster seriell in die Kette ver­ schoben, indem das Prüffreigabesignal EN auf einen logischen Zustand gesetzt wird, der die seriellen Eingänge der Flops in der Kette wählt. Da somit die Ausgänge jedes Flops 110 (mit Ausnahme des letzten) jeweils mit dem seriellen Eingang des nächsten Flops 110 verbunden sind, werden die Muster durch einfaches Takten der Werte in die Kette seriell gela­ den.

Ein Problem bei der Abtast-Prüfung besteht darin, daß bei Verwendung bidirektionaler und schaltbarer Hochimpedanz-E/A- Schaltungen die Eingangs- und Ausgangszustände der Anschlüsse, die diesen Schaltungen zugeordnet sind, nicht im voraus bestimmt werden können.

Der Grund, weshalb die Eingangs- und Ausgangszustände der Anschlüsse nicht im voraus bestimmt werden können, ist, daß ein Flop wie etwa das Flop 412 der Schaltung 400 für die Steuerung der Eingangs- und Ausgangszustände der Anschlüsse verwendet wird und daß der Wert, der in das Flop während des seriellen Ladens geladen wird (wodurch die Eingangs- oder Ausgangszustände des Anschlusses gesetzt werden) durch den Wert geändert werden kann, der in das Flop während des parallelen Ladens geladen wird (Anstiegsflanke des Taktzy­ klus B in Fig. 8).

Herkömmlicherweise muß die Prüfvorrichtung die Prüfmuster an die Eingangsanschlüsse vor der Anstiegsflanke des Taktzyklus B in Fig. 8 anlegen. Falls bei der Anstiegsflanke des Takt­ zyklus B ein Anschluß von einem Eingangs- zu einem Ausgangs­ anschluß wechselt, steuert die Prüfanlage den Anschluß mit einem Wert an, obwohl eigentlich am Anschluß ein Wert gele­ sen werden sollte. Dies führt zu einem Prüffehler.

Wie in Fig. 10 gezeigt ist, enthält die Schaltung 500 die Abtast-Flop-Kette 400 von Fig. 9 und eine bidirektionale Schaltung 510, die als Logikunterschaltung wie etwa die Unterschaltung SCm von Fig. 6 arbeitet.

Wie ferner in Fig. 10 gezeigt ist, enthält die bidirektio­ nale Schaltung 510 einen Ausgangstreiber 512, der mit einem Eingang an den Q-Ausgang des Abtast-Flops 410 angeschlossen ist und mit einem Ausgang an einen bidirektionalen Anschluß 514 angeschlossen ist.

Ferner enthält die Schaltung 510 einen Eingangstreiber 516, der mit einem Eingang an den bidirektionalen Anschluß 514 angeschlossen ist und mit einem Ausgang an den parallelen Eingang des Abtast-Flops 414 angeschlossen ist. Weiterhin besitzt ein Inverter 518 einen an einen Steuereingang des Ausgangstreibers 512 angeschlossenen Ausgang und einen mit einem Steuereingang des Eingangstreibers 516 und an den Q- Ausgang des Abtast-Flops 412 angeschlossenen Eingang.

Im Betrieb wird, wie in den Fig. 11A und 12A bis 12C gezeigt ist, während des seriellen Ladens eines ersten Prüfmusters [1-1-1] in die Flop-Kette 400 ein Prüffreigabesignal EN, das an die Multiplexer-Wähleingänge angelegt wird, auf logisch hohen Pegel gesetzt, um die seriellen Eingänge zu wählen.

Der letzte Wert des ersten Prüfmusters [1-1-1] wird dann in die Flop-Kette 400 bei der Anstiegsflanke des Taktzyklus A verschoben. (Es wird angemerkt, daß in Fig. 11A von den Flops 410, 412 und 414 logisch hohe Zustände ausgegeben werden.) Die logische Eins, die vom zweiten Flop 412 ausge­ geben wird, schaltet den Ausgangstreiber 512 ein und den Eingangstreiber 516 aus.

Somit erwartet die Prüfanlage auf der Grundlage einer in das Flop 412 verschobenen logischen Eins, das der bidirektionale Anschluß 514 ein Ausgangsanschluß ist.

Weiterhin wird als ein Ergebnis der Tatsache, daß ein erstes Prüfmuster in die Flop-Kette verschoben worden ist, die der Flop-Kette 400 vorhergeht, ein neues Logikmuster [1-0] an die parallelen Eingänge der Flops 410 und 412 angelegt. Da die Prüfanlage erwartet, daß der bidirektionale Anschluß 514 ein Ausgangsanschluß ist, ist der am parallelen Eingang des Flops 414 vorhandene logische Wert ein "Ignorieren"-Wert.

Daraufhin fällt das Prüffreigabesignal EN zum Zeitpunkt t₁ im Taktzyklus A auf einen logisch tiefen Wert, der die parallelen Eingänge der Multiplexer 730 wählt. Dann führt die Flop-Kette 400 bei der Anstiegsflanke des Taktzyklus B eine Zwischenspeicherung des neuen Logikmusters [1-0] aus.

Wie in den Fig. 12A bis 12C gezeigt ist, fällt das Ausgangs­ signal vom Flop 412 zum Zeitpunkt t₂ auf einen logisch tiefen Wert, sobald das neue Logikmuster vom Flop 412 zwi­ schengespeichert worden ist. Somit schaltet der logisch tiefe Wert, der nun vom Abtast-Flop 412 ausgegeben wird, den Ausgangstreiber 412 aus und den Eingangstreiber 516 ein.

Im Ergebnis wird der bidirektionale Anschluß 514 von einem Ausgangsanschluß zu einem Eingangsanschluß geändert. Diese Richtungsänderung des Anschlusses 514 kann jedoch von der Prüfanlage nicht erfaßt werden, da die Prüfanlage nur die Werte kennt, die in die Kette 400 seriell geladen worden sind.

Somit erwartet die Prüfanlage, daß das Ausgangssignal vom Flop 412 hoch bleibt (wie in Fig. 12C durch die Strichlinie gezeigt ist), und daß vom Anschluß 514 zum Zeitpunkt t₃ (der mit dem Zeitpunkt t₁ in Fig. 8 übereinstimmt) ein logischer Wert gelesen wird. Gleichzeitig ist jedoch das Ausgangs­ signal vom Flop 412 gefallen, wodurch der Anschluß 514 zu einem Eingangsanschluß umkonfiguriert wird. Dieser unbe­ stimmte Zustand verursacht einen Prüffehler.

Ähnliche Fehler treten auf, wenn eine schaltbare Hochimpe­ danzschaltung wie etwa eine TRI-STATE^TM-Schaltung verwendet wird. Wie in Fig. 13 gezeigt ist, enthält eine Schaltung 800 einen Abschnitt der Abtast-Flop-Kette 400 nach Fig. 9 und eine schaltbare Hochimpedanzschaltung 810, die als Logikun­ terschaltung wie etwa die Unterschaltung SCm nach Fig. 6 arbeitet.

Wie ferner in Fig. 13 gezeigt ist, enthält die Schaltung 800 einen Treiber 812, der mit einem Eingang an den Q-Ausgang des Abtast-Flops 410 angeschlossen ist, mit einem Ausgang an einen schaltbaren Hochimpedanzanschluß 814 angeschlossen ist und mit einem Steuereingang an den Q-Ausgang des Abtast-Flops 412 angeschlossen ist.

Im Betrieb bestimmt der vom Flop 412 ausgegebene logische Zustand den Zustand des Anschlusses 814 in ähnlicher Weise wie in dem Fall, in dem der vom Flop 412 ausgegebene logische Zustand den Zustand des Anschlusses 514 in den Fig. 11A und 11B bestimmt. Falls daher wie bei den bidirektionalen Anschlüssen die Prüfanlage erwartet, daß das Ausgangssignal vom Flop 414 gleichzeitig zum Abfall des Ausgangssignals vom Flop 412 hoch bleibt, wodurch der Anschluß 814 umkonfiguriert wird, ergibt sich ein Prüffehler.

Herkömmlicherweise steuert ein Abtast-Flipflop, das eine bidirektionale oder eine schaltbare Hochimpedanz-Treiberschaltung steuert, zunächst die Schaltung durch Ausgeben des logischen Zustandes, der in das Flop vom seriellen Eingang verschoben wird, um dann die Schaltung durch Ausgeben des logischen Zustands zu steuern, der als nächstes vom parallelen Eingang in das Flop geladen wird. Probleme entstehen dann, wenn diese beiden logischen Zustände verschieden sind.

Aufgabe der Erfindung ist es, ein Abtast-Flipflop nach dem Oberbegriff des Anspruches 1, eine Schaltung mit einer Abtast-Flipflop-Kette sowie Verfahren zum Betreiben des Abtast-Flipflops und der Schaltung zu schaffen, bei denen Prüffehler durch bidirektionale Anschlüsse vermieden werden.

Diese Aufgabe wird entsprechend den Merkmalen der Ansprüche 1, 3, 8 und 10 gelöst.

Hiernach steuert das Abtast-Flipflop einen bidirektionalen oder einen schaltbaren Hochimpedanztreiber in der Weise, daß, wenn ein logischer Wert an einem ersten Eingang als Antwort auf ein erstes Taktsignal zwischengespeichert wird ein logischer Wert an einem zweiten Eingang als Antwort auf ein zweites Taktsignal zwischengespeichert wird, beide logischen Werte während der zweiten Taktperiode ausgegeben werden. Das Abtast-Flipflop enthält einen ersten und einen zweiten Zwischenspeicher, die beide einen Eingang und einen Ausgang besitzen, sowie drei Multiplexer. Der erste Multi­ plexer besitzt einen seriellen Eingang, einen parallelen Eingang, einen Wähleingang und einen an den Eingang des ersten Zwischenspeichers angeschlossenen Ausgang.

Der zweite Multiplexer besitzt einen seriellen Eingang, der an den seriellen Eingang des ersten Multiplexers angeschlos­ sen ist, einen Flop-Eingang, der an den Ausgang des ersten Zwischenspeichers angeschlossen ist, einen Wähleingang, der an den Wähleingang des ersten Multiplexers angeschlossen ist, sowie einen Ausgang, der an den Eingang des zweiten Zwischenspeichers angeschlossen ist.

Der dritte Multiplexer besitzt einen Eingang, der an den Ausgang des ersten Zwischenspeichers angeschlossen ist, einen Eingang, der an den Ausgang des zweiten Zwischenspei­ chers angeschlossen ist, einen Steuereingang und einen Ausgang.

Im Betrieb führt das Abtast-Flipflop die Zwischenspeicherung eines logischen Zustands für serielle Prüfung an den seriel­ len Eingängen als Antwort auf ein erstes Taktsignal aus und gibt den logischen Zustand für serielle Prüfung über den Ausgang des dritten Multiplexers aus, wenn ein Prüffreigabe­ signal am Wähleingang den seriellen Eingang wählt.

Weiterhin führt das Abtast-Flipflop eine Zwischenspeicherung des logischen Zustands für parallele Prüfung am parallelen Eingang als Antwort auf ein zweites Taktsignal aus und gibt den logischen Zustand für parallele Prüfung über den Ausgang vom ersten Zwischenspeicher aus, wenn das Prüffreigabesignal so geschaltet wird, daß es den parallelen Eingang wählt, sofern ein Steuersignal am Steuereingang in einem zweiten von zwei logischen Zuständen ist.

Ferner enthält eine Abtastkette ein erstes Abtast-Flipflop, das einen Zwischenspeicher, der einen Eingang und einen Ausgang besitzt, sowie einen Multiplexer, der einen seriel­ len Eingang, einen parallelen Eingang, einen Wähleingang und einen an den Eingang des Zwischenspeichers angeschlossenen Ausgang besitzt, umfaßt, und ein zweites Abtast-Flipflop wie vorstehend beschrieben.

Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung und den Unteransprüchen zu entnehmen.

Die Erfindung wird nachstehend anhand eines in den beigefüg­ ten Abbildungen dargestellten Ausführungsbeispiels näher erläutert.

Fig. 1 ist ein Schaltplan einer Ausführungsform eines Ab­ tast-Flops.

Fig. 2 ist ein Blockschaltplan zur Erläuterung eines Ab­ schnitts einer Logikschaltung.

Die Fig. 3A-3B sind Blockschaltpläne, die die Funktionsweise der Schaltung von Fig. 2 veranschaulichen.

Die Fig. 4A-4D sind Zeitablaufpläne, die die Funktionsweise der Schaltung von Fig. 2 weiter veranschaulichen.

Fig. 5 ist ein Blockschaltplan, der einen Abschnitt einer Logikschaltung veranschaulicht.

Fig. 6 ist ein Blockschaltplan, der eine bekannte aufge­ teilte Logikschaltung veranschaulicht.

Die Fig. 7A-7D sind Blockschaltpläne, die die Funktionweise der aufgeteilten Logikschaltung von Fig. 6 veranschaulichen.

Fig. 8 ist ein Zeitablaufplan, der die Funktionsweise der Schaltung von Fig. 6 weiter veranschaulicht.

Fig. 9 ist ein Blockschaltplan, der einen Abschnitt einer bekannten Abtast-Flop-Kette veranschaulicht.

Fig. 10 ist ein Blockschaltplan, der einen Abschnitt einer bekannten aufgeteilten Logikschaltung veranschaulicht.

Die Fig. 11A-11B sind Blockschaltpläne, die die Funktions­ weise der Schaltung von Fig. 10 veranschaulichen.

Die Fig. 12A-12C sind Zeitablaufpläne, die die Funktions­ weise der Schaltung von Fig. 10 weiter veranschaulichen.

Fig. 13 ist ein Blockschaltplan, der einen Abschnitt einer bekannten aufgeteilten Logikschaltung veranschaulicht. Das Abtast-Flop 900 besitzt, wie in Fig. 1 gezeigt ist, einen seriellen Eingang 902, einen parallelen Eingang 904, einen Wähleingang 906, einen Steuereingang 908, einen ersten Ausgang 910 und einen zweiten Ausgang 912.

Wenn im Betrieb ein Prüffreigabesignal EN am Wähleingang 906 und ein Steuersignal CNTL am Steuereingang 908 jeweils in einem zweiten logischen Zustand sind, führt das Flop 900 eine Zwischenspeicherung eines am seriellen Eingang 902 anliegenden Prüfwerts aus, der seinerseits zum ersten Aus­ gang 910 und zum zweiten Ausgang 912 ausgegeben wird.

Wenn das Prüffreigabesignal EN dann auf einen ersten logi­ schen Zustand gesetzt wird und das Steuersignal CNTL im zweiten logischen Zustand bleibt, führt das Flop 900 die Zwischenspeicherung eines Prüfwertes am parallelen Eingang 904 aus, der seinerseits am zweiten Ausgang 912 ausgegeben wird.

Somit werden von den Ausgängen 910 und 912 ein serieller Prüfwert bzw. ein paralleler Prüfwert gleichzeitig ausgege­ ben. (Die Vorteile des gleichzeitigen Ausgebens eines seri­ ellen Prüfwerts und eines parallelen Prüfwerts werden deut­ lich, wenn das Abtast-Flop 900 in eine Flop-Kette eingebaut ist, die an einen bidirektionalen oder schaltbaren Hochimpe­ danzanschluß angeschlossen ist.)

Wie in Fig. 1 gezeigt ist, enthält das Abtast-Flop 900 ferner zwei D-Q-Flipflops 918 und 920, die jeweils einen D- Eingang, einen Takteingang CLK und einen Q-Ausgang besitzen. Weiterhin enthält jedes Abtast-Flop 900 drei 2-nach-1-Multi­ plexer 930, 940 und 950.

Der Multiplexer 930 besitzt einen an den seriellen Eingang 902 angeschlossenen seriellen Eingang, einen an den paralle­ len Eingang 904 angeschlossenen parallelen Eingang, einen an den Wähleingang 906 angeschlossenen Wähleingang und einen an den D-Eingang des Flops 913 angeschlossenen Multiplexeraus­ gang.

Ebenso besitzt der Multiplexer 940 einen an den seriellen Eingang 902 angeschlossenen seriellen Eingang, einen an den Q-Ausgang des Flops 918 angeschlossenen Flop-Eingang, einen an den Wähleingang 906 angeschlossenen Wähleingang und einen an den D-Eingang des Flops 920 angeschlossenen Multiplexer­ ausgang.

Der Multiplexer 950 enthält seinerseits einen ersten Multi­ plexereingang, der an den Q-Ausgang des Flops 918 ange­ schlossen ist, einen zweiten Multiplexereingang, der an den Q-Ausgang des Flops 920 angeschlossen ist, einen an den Steuereingang 908 angeschlossenen Wähleingang und einen an den ersten Ausgang 910 angeschlossenen Multiplexerausgang. Der Q-Ausgang des Flops 918 bildet einen zweiten Ausgang 912. (Obwohl die Erfindung mit Bezug auf D-Q-Flipflops beschrieben wird, ist für den Fachmann ohne weiteres klar, daß andere Zwischenspeicher alternativ verwendet werden können.)

Wie in Fig. 2 gezeigt ist, enthält die Logikschaltung 1000 eine Abtast-Flop-Kette 1010 und die bidirektionale Schaltung 510 von Fig. 10, die als Logikunterschaltung wie etwa die Unterschaltung SCm von Fig. 6 arbeitet.

Wie weiterhin in Fig. 2 gezeigt ist, enthält die Abtast- Flop-Kette 1010 ein Abtast-Flop 410 von Fig. 9, das an die Schaltung 510 angeschlossen ist, ein Abtast-Flop 900 von Fig. 1, das an das Abtast-Flop 410 und an die Schaltung 510 angeschlossen ist, und ein Abtast-Flop 414 von Fig. 9, das an das Abtast-Flop 900 und an die Schaltung 510 angeschlos­ sen ist.

Im Betrieb wird, wie in den Fig. 3 und 4A-4D gezeigt ist, während des seriellen Ladens der Flop-Kette 1010 das Prüf­ freigabesignal EN auf einen logisch hohen Zustand gesetzt, um die seriellen Eingänge der Abtast-Flops 410, 900 und 414 zu wählen. Weiterhin wird das Steuersignal CNTL auf einen logisch hohen Zustand gesetzt, um den Ausgang vom Flop 920 zu wählen.

Am Ende des Zyklus des seriellen Verschiebens wird der letzte Wert eines ersten Prüfmusters [1-1-1] in die Flop- Kette 1010 bei der Anstiegsflanke des Taktzyklus A verscho­ ben. (Es wird darauf hingewiesen, daß in Fig. 3 logisch hohe Zustände von den Flops 410, 900 und 414 ausgegeben werden.) Die logische Eins, die vom Abtast-Flop 900 ausgegeben wird, schaltet den Ausgangstreiber 512 ein und den Eingangstreiber 516 aus. Daher erwartet die Prüfanlage aufgrund einer in das Flop 900 verschobenen logischen Eins, daß der bidirektionale Anschluß 514 ein Ausgangsanschluß ist.

Weiterhin ist als Ergebnis der Verschiebung eines ersten Prüfmusters in die der Flop-Kette 1010 vorhergehende Flop- Kette an den parallelen Eingängen der Flops 410 und 900 ein neues Logikmuster [0-0] vorhanden. Da die Prüfanlage erwar­ tet, daß der bidirektionale Anschluß 514 ein Ausgangsan­ schluß ist, ist der logische Wert, der am parallelen Eingang des Flops 414 vorhanden ist, ein "Ignorieren"-Wert.

Danach fällt zum Zeitpunkt t₁ im Taktzyklus A das Prüffrei­ gabesignal EN auf logisch tiefen Pegel ab, wodurch die parallelen Eingänge der Multiplexer 430, 930 und 940 gewählt werden. Bei der Anstiegsflanke des Taktzyklus B führt die Flop-Kette 1010 eine Zwischenspeicherung des neuen Logikmu­ sters [0-0] aus.

Wie in den Fig. 3B und 4A-4D gezeigt ist, wird, sobald das neue Logikmuster vom Flop 900 zwischengespeichert worden ist, vom Flop 910 ein Signal mit logisch tiefem Pegel ausge­ geben, während vom Flop 920 fortgesetzt ein Signal mit logisch hohem Pegel ausgegeben wird.

Da der logische Zustand des Steuersignals CNTL auf einen logisch hohen Zustand gesetzt wurde, um das Ausgangssignal vom Flop 920 zu wählen, wird vom Multiplexer 950 des Abtast- Flops 900 fortgesetzt ein Signal mit logisch hohem Zustand ausgegeben. Im Ergebnis bleibt der bidirektionale Anschluß 514 ein Ausgangsanschluß.

Wie weiterhin in den Fig. 4A bis 4D gezeigt ist, steigt zum Zeitpunkt t₂ das Prüffreigabesignal EN an, um erneut die seriellen Eingänge der Flop-Kette zu wählen, während die Prüfanlage die Werte an den Ausgangsanschlüssen zwischen­ speichert.

Danach werden bei der Anstiegsflanke des Taktzyklus C die ersten Werte der zweiten Prüfmuster seriell in die Flop- Kette 1010 geladen, während die gerade zwischengespeicherten Werte seriell ausgegeben werden. Da das Flop 410 während des parallelen Ladens bei der Anstiegsflanke des Taktzyklus B eine logische Null zwischengespeichert hat, fällt das Aus­ gangssignal vom Flop 900 zum Zeitpunkt t₃ auf logisch tiefen Pegel ab.

Weiterhin bleibt das Steuersignal CNTL während des Prüfpro­ zesses auf logisch hohem Zustand und fällt auf logisch tiefen Zustand ab, wenn die Prüfung abgeschlossen ist und der Normalbetrieb wieder aufgenommen wird.

Wie in Fig. 5 gezeigt ist, enthält die Schaltung 1300 eine Abtast-Flop-Kette 1310 und die schaltbare Hochimpedanzschal­ tung 810 von Fig. 13, die als Logikunterschaltung wie etwa die Unterschaltung SCm von Fig. 6 arbeitet.

Wie ferner in Fig. 5 gezeigt ist, enthält die Abtast-Flop- Kette 1310 das Abtast-Flop 410 von Fig. 9, das an die Schal­ tung 810 angeschlossen ist, und das Abtast-Flop 900 von Fig. 1, das an das Abtast-Flop 410 und an die Schaltung 810 angeschlossen ist. Im Betrieb gibt der Multiplexer 950 fortgesetzt den Wert aus, der in den Zwischenspeichern 920 als Antwort auf ein erstes Taktsignal seriell geladen wurde, während der Wert, der von den parallelen Eingängen als Antwort auf ein zweites Taktsignal geladen wurde, vom Zwi­ schenspeicher 910 ausgegeben wird. Daher empfängt der Trei­ ber 812 während des gesamten Taktzyklus für paralleles Laden das gleiche Steuersignal.

Claims (11)

1. Abtast-Flipflop, gekennzeichnet durch
einen ersten Zwischenspeicher (918) mit einem Eingang und einem Ausgang;
einen zweiten Zwischenspeicher (920) mit einem Eingang und einem Ausgang;
einen ersten Multiplexer (930) mit einem seriellen Eingang, einem parallelen Eingang, einem Wähleingang und einem an den Eingang des ersten Zwischenspeichers (918) angeschlossenen Ausgang;
einen zweiten Multiplexer (940) mit einem an den seriellen Eingang des ersten Multiplexers (930) angeschlossenen seriellen Eingang, einen an den Ausgang des ersten Zwischenspeichers (918) angeschlossenen Flop-Eingang, einem an den Wähleingang des ersten Multiplexers (930) angeschlossenen Wähleingang und einem an den Eingang des zweiten Zwischenspeichers (920) angeschlossenen Ausgang; und
einen dritten Multiplexer (950) mit einem an den Ausgang des ersten Zwischenspeichers (918) angeschlossenen Eingang, einem an den Ausgang des zweiten Zwischenspeichers (920) angeschlossenen Eingang, einem Steuereingang und einem Ausgang.

2. Abtast-Flipflop nach Anspruch 1, dadurch gekennzeichnet, daß der erste Zwischenspeicher ein D-Q-Flipflop (918) ist.

3. Schaltung mit einer Abtast-Flipflop-Kette (1010), die enthält: ein erstes Abtast-Flipflop mit einem Zwischenspeicher (420) mit einem Eingang und einem Ausgang sowie einem Multiplexer (430) mit einem seriellen Eingang, einem parallelen Eingang und einem an den Eingang des Zwischenspeichers (420) angeschlossenen Ausgang; und ein zweites Abtast-Flipflop (900) nach Anspruch 1 oder 2.

4. Schaltung nach Anspruch 3, gekennzeichnet durch
ein drittes Abtast-Flipflop (414), das enthält:
einen Zwischenspeicher (420) mit einem Eingang und einem Ausgang; und
einen Multiplexer (430) mit einem an den Ausgang des ersten Zwischenspeichers (910) des zweiten Abtast-Flipflops (900) angeschlossenen seriellen Eingang, einem parallelen Eingang und einem an den Eingang des Zwischenspeichers (420) angeschlossenen Ausgang.

5. Schaltung nach Anspruch 4, gekennzeichnet durch
eine bidirektionale Schaltung (510), die enthält:
einen Ausgangstreiber (512) mit einem an den Ausgang des Zwischenspeichers (420) des ersten Abtast-Flipflops angeschlossenen Eingang, einem Steuereingang und einem Ausgang;
einen Eingangstreiber (516) mit einem an den Ausgang des Ausgangstreibers (512) angeschlossenen Eingang, einem an den parallelen Eingang des Multiplexers (430) des dritten Abtast-Flipflops (414) angeschlossenen Ausgang und einem Steuereingang; und
eine Inverterschaltung (518), die an den Ausgang des dritten Multiplexers (950) des zweiten Abtast-Flipflops (900) und an die Steuereingänge der Eingangs- und Ausgangstreiber (516, 512) angeschlossen ist und sicherstellt,
daß die Eingangs- und Ausgangstreiber (516, 512) zu unterschiedlichen Zeiten eingeschaltet sind.

6. Schaltung nach Anspruch 5, gekennzeichnet durch eine Anschlußfläche (514), die an die Eingangs- und Ausgangstreiber (516, 512) angeschlossen ist.

7. Schaltung nach einem der Ansprüche 3 bis 6, gekennzeichnet durch einen schaltbaren Hochimpedanztreiber (818) mit einem an den Ausgang des Flops (420) des ersten Abtast-Flipflops angeschlossenen Eingang, einem Ausgang und einem an den Ausgang des dritten Multiplexers (950) des zweiten Abtast-Flipflops (900) angeschlossenen Steuereingang.

8. Verfahren zum Betreiben eines Abtast-Flipflops mit einem seriellen Eingang, einem parallelen Eingang, einem Wähleingang, einem Steuereingang, einem ersten Ausgang und einem zweiten Ausgang, enthaltend die folgenden Schritte:
Zwischenspeichern eines logischen Zustandes für serielle Prüfung am seriellen Eingang als Antwort auf ein Taktsignal und Ausgeben des logischen Zustands für serielle Prüfung am ersten Ausgang, wenn ein Prüffreigabesignal am Wähleingang den seriellen Eingang wählt; und
Zwischenspeichern eines logischen Zustands für parallele Prüfung am parallelen Eingang als Antwort auf ein nächstes Taktsignal und Ausgeben des logischen Zustands für parallele Prüfung am zweiten Ausgang, wenn das Prüffreigabesignal so geschaltet wird, daß der parallele Eingang gewählt wird, sofern sich am Steuereingang ein Steuersignal in einem zweiten von zwei logischen Zuständen befindet, so daß der logische Zustand für serielle Prüfung und der logische Zustand für parallele Prüfung gleichzeitig ausgegeben werden.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß dann, wenn das Prüffreigabesignal so geschaltet wird, daß der serielle Eingang gewählt wird, das Abtast-Flipflop einen nächsten logischen Zustand für serielle Prüfung am seriellen Eingang als Antwort auf ein drittes Taktsignal zwischenspeichert und den nächsten logischen Zustand für serielle Prüfung am ersten Ausgang ausgibt.

10. Verfahren zum Betreiben einer Abtast-Flipflop-Kette, die ein erstes Abtast-Flipflop mit einem seriellen Eingang, einem parallelen Eingang, einem Wähleingang sowie einem Ausgang und ein zweites Abtast-Flipflop mit einem seriellen Eingang, einem parallelen Eingang, einem Wähleingang, einem Steuereingang, einem ersten Ausgang sowie einem zweiten Ausgang enthält, enthaltend die folgenden Schritte:
Zwischenspeichern eines logischen Zustandes für serielle Prüfung am seriellen Eingang des ersten Abtast-Flipflops als Antwort auf ein erstes Taktsignal und Ausgeben des logischen Zustandes für serielle Prüfung am Ausgang des ersten Abtast-Flipflops, wenn ein Prüffreigabesignal am Wähleingang des ersten Abtast-Flipflops den seriellen Eingang wählt;
Zwischenspeichern eines logischen Zustandes für parallele Prüfung am parallelen Eingang des ersten Flipfflops als Antwort auf ein zweites Taktsignal und Ausgeben des logischen Zustandes für parallelen Prüfung am Ausgang des ersten Abtast-Flipflops, wenn das Prüffreigabesignal den parallelen Eingang des ersten Abtast-Flipflops wählt;
Zwischenspeichern eines logischen Zustandes für serielle Prüfung am seriellen Eingang des zweiten Abtast-Flipflops als Antwort auf das erste Taktsignal und Ausgeben des logischen Zustandes für serielle Prüfung am ersten Ausgang des zweiten Abtast-Flipilops, wenn das Prüffreigabesignal am Wähleingang des zweiten Abtast-Flipflops den seriellen Eingang des zweiten Abtast-Flipflops wählt; und
Zwischenspeichern eines logischen Zustandes für parallele Prüfung am parallelen Eingang des zweiten Abtast-Flipflops als Antwort auf das nächste Taktsignal und Ausgeben des logischen Zustandes für parallele Prüfung am zweiten Ausgang des zweiten Abtast-Flipflops, wenn das Prüffreigabesignal so geschaltet wird, daß der parallele Eingang des zweiten Abtast-Flipflops gewählt wird und sich am Steuereingang ein Steuersignal in einem zweiten von zwei logischen Zuständen befindet.

11. Verfahren nach Anspruch 10, gekennzeichnet durch
Zwischenspeichern eines logischen Zustandes für serielle Prüfung am seriellen Eingang eines dritten Abtast-Flipflops mit einem seriellen Eingang, einem parallelen Eingang, einem Wähleingang und einem Ausgang als Antwort auf das erste Taktsignal und Ausgeben des logischen Zustandes für serielle Prüfung am Ausgang des dritten Abtast-Flipflops, wenn das Prüffreigabesignal am Wähleingang des dritten Abtast-Flipflops den seriellen Eingang des dritten Abtast- Flipflops wählt, und
Zwischenspeichern eines logischen Zustandes für parallele Prüfung am parallelen Eingang des dritten Abtast-Flipflops als Antwort auf ein zweites Signal und Ausgeben des logischen Zustandes für parallele Prüfung am Ausgang des dritten Abtast-Flipflops, wenn das Prüffreigabesignal den parallelen Eingang des dritten Abtast-Flipflops wählt.