JP5593212B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5593212B2 JP5593212B2 JP2010284393A JP2010284393A JP5593212B2 JP 5593212 B2 JP5593212 B2 JP 5593212B2 JP 2010284393 A JP2010284393 A JP 2010284393A JP 2010284393 A JP2010284393 A JP 2010284393A JP 5593212 B2 JP5593212 B2 JP 5593212B2
- Authority
- JP
- Japan
- Prior art keywords
- conversion
- input
- channels
- signal
- peripheral circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/102—Program control for peripheral devices where the programme performs an interfacing function, e.g. device driver
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/122—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
Description
図1は、この発明の実施の形態1によるマイクロコントローラ100の構成を示すブロック図である。
図3は、この発明の実施の形態1の変形例によるマイクロコントローラ100Aの構成を示すブロック図である。図3に示す変換部2Aは、入力チャネルCH0〜CH2にそれぞれ対応するサンプルホールド回路SH0〜SH2(総称する場合、サンプルホールド回路SHと記載する)をさらに含む点で図1に示す変換部2と異なる。図3のその他の点は図1と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
図5は、この発明の実施の形態2によるマイクロコントローラ100Bの構成を示すブロック図である。
図7は、この発明の実施の形態3によるマイクロコントローラ100Cの構成を示すブロック図である。
Claims (9)
- 中央処理装置と、
第1および第2の周辺回路を含む複数の周辺回路と、
1または複数の第1のチャネルおよび1または複数の第2のチャネルを含む複数の入力チャネルを有し、前記複数の入力チャネルのうちの1つの入力チャネルを選択し、選択中の入力チャネルに入力された信号をA/D変換する変換部とを備え、
前記1または複数の第1のチャネルに入力された信号のA/D変換結果は、前記第1の周辺回路での信号処理に用いられ、
前記1または複数の第2のチャネルに入力された信号のA/D変換結果は、前記第2の周辺回路での信号処理に用いられ、
前記1または複数の第1のチャネルに入力される信号は、前記1または複数の第2のチャネルに入力される信号よりも高速の処理が必要とされ、
前記変換部は、前記中央処理装置または前記複数の周辺回路のいずれかから受けたスキャン変換指令に応答して、前記複数の入力チャネルを所定の選択順に従って順次選択して連続的にA/D変換を行ない、
前記変換部は、前記スキャン変換指令に応答して、さらに、前記1または複数の第1のチャネルに入力された信号のA/D変換が完了した後でありかつ全入力チャネルの入力信号のA/D変換が完了する前に、A/D変換の完了を前記第1の周辺回路に通知し、全入力チャネルの入力信号のA/D変換が完了した後に、A/D変換の完了を前記第2の周辺回路に通知する、半導体装置。 - 前記変換部は、前記1または複数の第1のチャネルに入力された信号のA/D変換の完了を、前記中央処理装置を介さずに前記第1の周辺回路に通知する、請求項1に記載の半導体装置。
- 前記変換部は、
前記複数の入力チャネルを選択するための選択信号に応じて、1つの入力チャネルの入力信号を出力するチャネル選択部と、
前記選択信号を生成し、前記チャネル選択部から出力された信号のA/D変換を行なうA/D変換器とを含み、
前記A/D変換器は、前記選択信号に基づいて、前記1または複数の第1のチャネルのうちで最終選択順に設定された第1のチャネルの選択を解除したタイミングを表わす信号、または前記最終選択順の第1のチャネルの次の選択順に設定された入力チャネルの選択を開始するタイミングを表わす信号を前記第1の周辺回路に出力することによって、前記第1の周辺回路にA/D変換の完了を通知する、請求項1または2に記載の半導体装置。 - 前記変換部は、前記複数の入力チャネルにそれぞれ対応して設けられた複数のデータレジスタをさらに含み、
前記複数のデータレジスタの各々は、対応の入力チャネルに入力された信号のA/D変換結果を格納し、
前記第1の周辺回路は、前記1または複数の第1のチャネルの各々に対応するデータレジスタに格納されたA/D変換結果を、前記中央処理装置を介さずに読出可能である、請求項3に記載の半導体装置。 - 前記変換部は、
前記複数の入力チャネルのうち1つの入力チャネルを選択し、選択した入力チャネルに入力された信号を出力するチャネル選択部と、
前記チャネル選択部から出力された信号のA/D変換を行なうA/D変換器と、
前記複数の入力チャネルにそれぞれ対応して設けられ、各々が、対応の入力チャネルに入力された信号のA/D変換結果を格納する複数のデータレジスタと、
前記1または複数の第1のチャネルにそれぞれ対応して設けられた1または複数のフラグレジスタとを含み、
前記1または複数のフラグレジスタの内容は、前記中央処理装置を介さずに前記第1の周辺回路から読出可能であり、
前記A/D変換器は、前記1または複数の第1のチャネルの各々に入力された信号のA/D変換が完了したときに、対応のフラグレジスタをA/D変換が完了したことを表わす値に設定することによって、前記第1の周辺回路にA/D変換の完了を通知する、請求項1または2に記載の半導体装置。 - 前記1または複数の第1のチャネルにそれぞれ対応する1または複数のデータレジスタに格納されたA/D変換結果は、前記中央処理装置を介さずに前記第1の周辺回路から読出可能であり、
前記第1の周辺回路は、前記1または複数の第1のチャネルの各々について、対応のデータレジスタに格納されたA/D変換結果を読出したときに、対応のフラグレジスタをA/D変換が未完了であることを表わす値に設定する、請求項5に記載の半導体装置。 - 前記半導体装置は、バッファメモリをさらに備え、
前記第1の周辺回路は、前記中央処理装置を介さずに、前記バッファメモリに格納されたデータを読出可能であるとともに前記バッファメモリにデータが格納されているか否かを検知可能であり、
前記変換部は、前記第1または複数の第1のチャネルの各々に入力された信号のA/D変換結果を前記バッファメモリに書込むことによって、前記第1の周辺回路にA/D変換の完了を通知する、請求項1または2に記載の半導体装置。 - 前記変換部は、前記1または複数の第1のチャネルにそれぞれ入力された信号を取り込む1または複数のサンプルホールド回路を含み、
前記変換部は、前記1または複数の第1のチャネルの各々について、対応のサンプルホールド回路に取り込まれている信号をA/D変換する、請求項1または2に記載の半導体装置。 - 前記半導体装置は、前記スキャン変換指令を受けた前記変換部が全入力チャネルの入力信号のA/D変換が完了したときに、前記変換部から受けたA/D変換の完了の通知に応答して前記中央処理装置に対して割り込み信号を出力する割り込み制御回路をさらに備える、請求項1または2に記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010284393A JP5593212B2 (ja) | 2010-12-21 | 2010-12-21 | 半導体装置 |
US13/331,923 US9094037B2 (en) | 2010-12-21 | 2011-12-20 | Semiconductor device |
US14/798,028 US9286250B2 (en) | 2010-12-21 | 2015-07-13 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010284393A JP5593212B2 (ja) | 2010-12-21 | 2010-12-21 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012134717A JP2012134717A (ja) | 2012-07-12 |
JP5593212B2 true JP5593212B2 (ja) | 2014-09-17 |
Family
ID=46235932
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010284393A Active JP5593212B2 (ja) | 2010-12-21 | 2010-12-21 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US9094037B2 (ja) |
JP (1) | JP5593212B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3832883A1 (en) | 2019-12-03 | 2021-06-09 | Hamilton Sundstrand Corporation | Control of multi-channel drive |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56118139A (en) * | 1980-02-25 | 1981-09-17 | Meidensha Electric Mfg Co Ltd | Processor for sampling data |
EP0444233B1 (de) * | 1990-03-02 | 1994-11-09 | Siemens-Elema AB | Verfahren und Vorrichtung zur Analog/Digital-Wandlung eines sich zeitlich ändernden analogen Eingangssignals |
JP2553753B2 (ja) * | 1990-10-17 | 1996-11-13 | 三菱電機株式会社 | Ad変換装置 |
JPH07131349A (ja) * | 1993-11-02 | 1995-05-19 | Mitsubishi Electric Corp | アナログ/デジタル変換器 |
JPH08265156A (ja) * | 1995-03-20 | 1996-10-11 | Hitachi Ltd | 半導体集積回路装置と制御システム |
JPH098659A (ja) * | 1995-06-22 | 1997-01-10 | Mitsubishi Electric Corp | アナログデジタル変換装置 |
JPH09297658A (ja) * | 1996-05-08 | 1997-11-18 | Mitsubishi Electric Corp | A/d変換装置 |
US6701395B1 (en) * | 1998-02-06 | 2004-03-02 | Analog Devices, Inc. | Analog-to-digital converter that preseeds memory with channel identifier data and makes conversions at fixed rate with direct memory access |
JP2002514808A (ja) * | 1998-05-08 | 2002-05-21 | インフィネオン テクノロジース アクチエンゲゼルシャフト | アナログ信号のa/d変換方法および該方法に対応するa/dコンバータ |
JP2002342266A (ja) * | 2001-05-14 | 2002-11-29 | Hitachi Ltd | データプロセッサ |
US7188199B2 (en) * | 2003-06-03 | 2007-03-06 | Silicon Labs Cp, Inc. | DMA controller that restricts ADC from memory without interrupting generation of digital words when CPU accesses memory |
JP2005151304A (ja) * | 2003-11-18 | 2005-06-09 | Toshiba Lsi System Support Kk | アナログ/デジタルコンバータおよびそれを搭載したマイクロコンピュータ |
JP3861874B2 (ja) * | 2003-12-16 | 2006-12-27 | 株式会社デンソー | Ad変換器の故障検出装置 |
US7557745B2 (en) * | 2006-09-12 | 2009-07-07 | Texas Instruments Incorporated | Apparatus and method for managing access to the analog-to-digital conversion results |
JP2010041152A (ja) | 2008-07-31 | 2010-02-18 | Fujitsu Ten Ltd | Ad変換制御装置及び車両制御装置 |
JP5163475B2 (ja) * | 2008-12-18 | 2013-03-13 | 株式会社デンソー | 信号処理装置 |
JP2010237079A (ja) * | 2009-03-31 | 2010-10-21 | Renesas Electronics Corp | 断線検出回路及び断線検出方法 |
-
2010
- 2010-12-21 JP JP2010284393A patent/JP5593212B2/ja active Active
-
2011
- 2011-12-20 US US13/331,923 patent/US9094037B2/en active Active
-
2015
- 2015-07-13 US US14/798,028 patent/US9286250B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20150317261A1 (en) | 2015-11-05 |
US9286250B2 (en) | 2016-03-15 |
US9094037B2 (en) | 2015-07-28 |
JP2012134717A (ja) | 2012-07-12 |
US20120159020A1 (en) | 2012-06-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7571287B2 (en) | Multiport memory architecture, devices and systems including the same, and methods of using the same | |
EP1875611A1 (en) | Selectable real time sample triggering for a plurality of inputs of an analog-to-digital converter | |
US8558582B1 (en) | Low latency inter-die trigger serial interface for ADC | |
JP2010027032A (ja) | Fifo装置及びfifoバッファへのデータ格納方法 | |
US6507899B1 (en) | Interface for a memory unit | |
JP5593212B2 (ja) | 半導体装置 | |
TWI536744B (zh) | 具有早期中斷能力的類比至數位轉換器 | |
US20210004339A1 (en) | Digital Interface Circuit for Analog-to-Digital Converter | |
US20070296622A1 (en) | Combined AD/DA Converting Apparatus | |
US8117351B1 (en) | Serial parallel interface for data word architecture | |
US8375238B2 (en) | Memory system | |
TWI299136B (en) | A method of implementing wait-states in an integratep circuit | |
US20060047866A1 (en) | Computer system having direct memory access controller | |
JP2004139377A (ja) | Fifo回路 | |
US20200364174A1 (en) | Circuit for asynchronous data transfer | |
US20050060475A1 (en) | Data transfer apparatus and data transfer method | |
JP4478592B2 (ja) | メモリ回路 | |
EP0809189A2 (en) | Data latch for high-speed peripheral | |
US20190267101A1 (en) | Serial interface circuit, semiconductor device and serial-parallel conversion method | |
JP4799137B2 (ja) | バスシステム | |
JP2010244408A (ja) | メモリコントローラおよびメモリインターフェース方法 | |
JP3520570B2 (ja) | メモリアクセス制御装置 | |
JP4749689B2 (ja) | メモリ制御回路及びメモリ制御方法 | |
JPH08265156A (ja) | 半導体集積回路装置と制御システム | |
JP3903872B2 (ja) | 多重アクセス制御回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130912 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140325 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140401 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140529 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140708 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140804 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5593212 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |