JP2005151304A - アナログ／デジタルコンバータおよびそれを搭載したマイクロコンピュータ - Google Patents

Abstract

【課題】 Ａ／Ｄ変換結果と基準値の「一致検出」が容易におこなえるアナログ／デジタルコンバータを提供する。
【解決手段】 アナログデータをデジタルデータに変換するアナログ／デジタル変換手段と、前記アナログ／デジタル変換手段で変換した変換結果を格納する変換結果格納手段と、ＣＰＵにおける処理の基準となる基準値を格納する基準値格納手段と、前記変換結果および前記基準値のどのビットを比較するかを示す比較情報を格納する比較情報格納手段を具備し、前記比較情報に基づいて前記変換結果と前記基準値から前記比較するビットを選択し、その選択されたビットを比較する。比較した結果が一致の場合に、前記ＣＰＵへの割り込み要求信号を発生させる。
【選択図】 図１

Description

被測定対象を測定して得られるアナログデータをデジタルデータに変換するアナログ／デジタルコンバータに係わり、特に変換結果と基準値の一致検出をおこなうのに好適なアナログ／デジタルコンバータおよびそれを搭載したマイクロコンピュータに関する。

アナログ／デジタルコンバータ（以下、Ａ／Ｄ変換器ともいう）は、各種アナログデータのモニタのために多くの機器で使用されている。

従来のＡ／Ｄ変換器の構成について図を用いて説明する（例えば、特許文献１参照。）。図１１は特許文献１に開示されたＡ／Ｄ変換器の構成を示すブロック図である。

図１１に示すように、Ａ／Ｄ変換器２００はセンサにより被測定対象を測定して得られるアナログデータをデジタルデータに変換するＡ／Ｄ変換部２０１と、Ａ／Ｄ変換された結果を格納するための変換データ記憶回路２０２と、比較データを格納するための比較データ格納用レジスタ２０３とで構成されている。

更に、変換データ記憶回路２０２に記憶された記憶内容と比較データ格納用レジスタ２０３に格納された比較データとの大小比較を実行するための大小比較回路２０４と、大小比較回路２０４による比較結果に基づいて、割り込み要求信号を出力する割り込み要求信号発生回路２０５とで構成されている。

特許文献１に開示されたＡ／Ｄ変換器２００では、記憶内容と比較データとの大小比較をＡ／Ｄ変換器側でおこない、所定の大小関係を満たす場合に限りＣＰＵへの割り込み要求信号を発生させている。

しかしながら、特許文献１に開示されたＡ／Ｄ変換器２００では、アナログ入力電圧が徐々に大きく、あるいは小さくなって所定の電圧に達すること条件としてマイクロコンピュータにあるタスクを実行させることを想定しているので、大小比較回路２０４は記憶内容と比較データとをそのまま比較している。

そのため、Ａ／Ｄ変換結果と比較データが一致した瞬間を捉えて瞬時に処理をおこなう「一致検出」においては、アナログ入力電圧の変化が激しい場合、Ａ／Ｄ変換のタイミングによっては比較データに一致した瞬間を捉えることができず、比較データ値を飛び越してしまう場合がある。

この場合、アナログデータが比較データと一致した時点で割り込み要求信号が発生しないので、ＣＰＵは必要な処理をおこなうタイミングを逸して期待通りの動作が得られないという問題がある。また、それによって何らかの障害をもたらす恐れがある。

また、別のＡ／Ｄ変換器が知られている（例えば、特許文献２参照。）。特許文献２に開示されたＡ／Ｄ変換器について、図を用いて説明する。図１２はそのＡ／Ｄ変換器の構成を示すブロック図である。

図１２に示すように、Ａ／Ｄ変換器３００はアナログデータのＡ／Ｄ変換を行うＡ／Ｄ変換部３０１と、Ａ／Ｄ変換により得られたデジタルデータを格納する変換結果格納レジスタ３０２と、ＣＰＵ３０５における処理の基準となる設定値を格納する比較レジスタ３０３と、デジタルデータと前記設定値とを比較する比較回路３０４とを具備し、デジタルデータの処理を行うＣＰＵ３０５への割り込み要求信号を、比較回路３１５における比較結果に応じて発生させている。

しかしながら、特許文献２に開示されたＡ／Ｄ変換器３００でも、特許文献１開示されたＡ／Ｄ変換器２００と同様に、比較回路３０４において設定値より大きい又は小さいかの比較をおこなっている。
特開平５−１３４８０７号公報（３頁、図１） 特開２００２−２６１６０９号公報（４頁、図１）

特許文献１または特許文献２に開示されたＡ／Ｄ変換器では、変換結果と基準値との大小関係の比較を全てのビットでおこなっているので、変換結果と基準値が一致した瞬間を捉えて瞬時に処理をおこなう「一致検出」が難しいという問題がある。

本発明は、上記問題点を解決するためになされたもので、Ａ／Ｄ変換結果と基準値の「一致検出」が容易におこなえるアナログ／デジタルコンバータおよびそれを搭載したマイクロコンピュータを提供することを目的とする。

上記目的を達成するために、本発明の一態様のアナログ／デジタルコンバータは、被測定対象を測定して得られるアナログデータをデジタルデータに変換するアナログ／デジタル変換手段と、前記アナログ／デジタル変換手段で変換した変換結果を格納する変換結果格納手段と、ＣＰＵにおける処理の基準となる基準値を格納する基準値格納手段と、前記変換結果格納手段に格納された前記変換結果および前記基準値格納手段に格納された前記基準値のどのビットを比較するかを示す比較情報を格納する比較情報格納手段と、前記比較情報格納手段に格納された前記比較情報に基づいて前記変換結果と前記基準値とから前記比較するビットを選択し、その選択されたビットを比較する比較手段と、前記ＣＰＵへの割り込み要求信号を発生する割込み要求信号発生手段とを具備し、前記比較手段による比較結果が一致の場合に、前記ＣＰＵへの割り込み要求信号を発生させることを特徴としている。

本発明によれば、変換結果と基準値を比較するビットを選択して一致検出範囲を調整できるようにしたので、アナログデータが基準値に一致する時点とＡ／Ｄ変換される時点のタイミングのずれを補正することができる。これにより、変換結果と基準値の一致検出が容易である。

従って、比較動作が簡単で信頼性の高いＡ／Ｄ変換器およびそれを搭載したマイクロコンピュータを提供することができる。

以下、本発明の実施例について図面を参照しながら説明する。

図１は本発明の実施例１に係わるＡ／Ｄ変換器を搭載したマイクロコンピュータを示すブロック図である。

図１に示すように、本実施例のマイクロコンピュータ１０に搭載されたＡ／Ｄ変換器１１は、被測定対象を測定して得られるアナログデータをデジタルデータに変換するＡ／Ｄ変換回路１２と、Ａ／Ｄ変換回路１２で変換した変換結果を格納する変換結果格納レジスタ１３と、ＣＰＵ１４における処理の基準となる基準値を格納する基準値格納レジスタ１５とから構成されている。

更に、変換結果格納レジスタ１３に格納された変換結果および基準値格納レジスタ１５に格納された基準値のどのビットを選択して比較するかを示す比較情報を格納する比較情報格納レジスタ１６と、比較情報に基づいて変換結果と基準値とを比較する比較回路１７と、比較回路１７からの比較結果信号により、ＣＰＵ１４への割り込み要求信号を発生する割込み要求信号発生回路１８と、これらを制御するためのコントロール回路１９とから構成されている。

また、Ａ／Ｄ変換回路１２に被測定対象を測定して得られたアナログデータを入力するための入力端子２０と、ＣＰＵ１４の処理結果を外部に出力するための出力端子２１を有している。

Ａ／Ｄ変換回路１２はコントロール回路１９の指令に基づいて、入力端子２０に入力されたアナログデータのＡ／Ｄ変換をおこない、デジタルデータの変換結果を変換結果格納レジスタ１３に格納する。

基準値格納レジスタ１５には、被測定対象から得られる測定値に応じてＣＰＵ１４における処理の基準となるデジタルデータの基準値が格納されている。

比較情報格納レジスタ１６は、変換結果格納レジスタ１３に格納された変換結果および基準値格納レジスタ１５に格納された基準値のどのビットを選択して比較するかを示す比較情報が格納されている。

比較回路１７は、比較情報に基づいて変換結果格納レジスタ１３に格納されている変換結果と基準値格納レジスタ１５に格納されている基準値とを比較する。

割込み要求信号発生回路１８は、比較回路１７で比較した比較結果が「一致」の場合に、Ａ／Ｄ変換器１１と同一チップ上に設けられたＣＰＵ１４へ割り込み要求信号を出力する。この割り込み要求信号に基づくＣＰＵ１４での処理結果は、出力端子２１を介して外部機器２２、例えばアラームや表示装置に送られ外部に伝送される。

コントロール回路１９は、ＣＰＵ１４の指令により基準値格納レジスタ１５に基準値を格納し、比較情報格納レジスタ１６に比較情報を格納する。また、Ａ／Ｄ変換回路１２に変換開始指令および比較回路１７に比較指令を出す。

次に、上述した比較回路１７の具体的な回路構成について詳しく説明する。図２は比較回路１７の具体的な回路構成を示す回路図である。本実施例は、４ビットのＡ／Ｄ変換器に適用する場合の例である。

図２に示すように、本実施例の比較回路１７は、ビット一致検出部３１と、論理和演算部３２と、論理積演算部３３とで構成されている。

ビット一致検出部３１は、Ａ／Ｄ変換回路１２の変換ビット数に等しい数のＸＮＯＲ（EXCLIUSIVE NOT OR）論理ゲート回路３４を有し、ＸＮＯＲ論理ゲート回路３４の一方の入力端は変換結果格納レジスタ１３に接続され、他方の入力端は基準値格納レジスタ１５に接続されている。

論理和演算部３２は、Ａ／Ｄ変換回路１２の変換ビット数に等しい数のＯＲ論理ゲート回路３５を有し、ＯＲ論理ゲート回路３５の一方の入力端はＸＮＯＲ論理ゲート回路３４の出力端に接続され、他方の入力端はインバータ３６を介して比較情報格納レジスタ１６に接続されている。

論理積演算部３３は、Ａ／Ｄ変換回路１２の変換ビット数に等しい入力数のＡＮＤ論理ゲート回路３７を有し、ＡＮＤ論理ゲート回路３７の各入力端はＡ／Ｄ変換回路１２の変換ビット数に等しい数のＯＲ論理ゲート回路３５の出力端にそれぞれ接続されている。

次に、比較回路１７の論理動作について具体的に説明する。図３は比較回路１７の具体的な論理動作を示す図で、図３（ａ）は変換結果格納レジスタ１３に格納されている変換結果を示すデータ、図３（ｂ）は基準値格納レジスタ１５に格納されている基準値を示すデータ、図３（ｃ）は比較情報格納レジスタ１６に格納されている比較情報を示すデータ、図３（ｄ）は比較回路１７の論理演算結果を示す図である。

図３（ａ）に示すように、変換結果格納レジスタ１３にはＡ／Ｄ変換器回路１２による変換結果 “ａ４ａ３ａ２ａ１”、例えば“１００１”が格納されている。ここで、ａ1は最下位ビットを示し、ａ４は最上位ビットを示している。

図３（ｂ）に示すように、基準値格納レジスタ１５にはコントロール回路１９によりＣＰＵ１４に記憶されている基準値 “ｂ４ｂ３ｂ２ｂ１”、例えば“１１００”が格納されている。

図３（ｃ）に示すように、比較情報格納レジスタ１６にはコントロール回路１９によりＣＰＵ１４に記憶されている比較情報“ｃ４ｃ３ｃ２ｃ１”、例えば“１１１０”が格納されている。

ここで、比較情報が“１”の場合はそのビットは比較するビットであり、比較情報が“０”の場合はそのビットは比較しないビットである。即ち、比較情報“１１１０”は最上位ビットから順に上位３ビットまでを比較し、その他のビットは比較しないことを意味している。

図３（ｄ）に示すように、比較情報“１１１０”に基づいて変換結果“１００１”と基準値“１１００”を比較する。

まず、ビット一致検出部３１のＸＮＯＲ論理ゲート回路３４により、変換結果と基準値の全てのビットに対してビット一致検出がおこなわれる。

変換結果の最下位ビットａ１＝“１”と基準値の最下位ビットｂ１＝“０”は不一致なので、ビット一致検出結果は“０”となり、変換結果の下２位のビットａ２＝“０”と基準値の下２位のビットｂ２＝“０”は一致しているので、ビット一致検出結果は“１”となる。同様にして、ビット一致検出結果として“１０１０”が得られる。

次に、論理和演算部３２のＯＲ論理ゲート回路３５により、ビット一致検出結果“１０１０”とインバータ３６を介して比較情報を反転した比較情報反転結果“０００１”との論理和演算がおこなわれる。

比較情報反転結果あるいはビット一致検出結果の少なくともどちらかのビットが“１”であれば論理和は“１”となるので、論理和演算結果として“１０１１”が得られる。

次に、論理積演算部３３のＡＮＤ論理ゲート回路３７により、全てのビットの積論理和演算結果に対して論理積演算がおこなわれる。

全てのビットの論理和演算結果が“１”であれば論理積は“１”となるが、論理和演算結果が“１０１１”と論理和が“１”でないビットがあるので、論理積演算結果として“０”が得られる。

即ち、論理和演算結果において、比較しないビットを強制的に“１”としているので、比較しないビットのビット一致検出結果に拘わらず、全てのビットの論理積演算結果により変換結果と基準値を比較することが可能である。

従って、比較回路１７は比較情報に基づいて変換結果と基準値を比較し、「一致」であれば“１”を出力し、「不一致」であれば“０”を出力することができる。

また、比較回路１７は比較情報に基づいて変換結果が基準値に一致しているかを判定すれば良いので、その大小関係を判定する場合よりも容易であり、比較回路も簡単になる。

次に、Ａ／Ｄ変換器１１の動作について図４を用いて説明する。図４はＡ／Ｄ変換器１１の動作を示すフローチャートである。

図４に示すように、初期設定としてＣＰＵ１４での処理の基準となる基準値を基準値格納レジスタ１５に格納し（ステップＳ１０）、変換結果と基準値のどのビットを比較するかを示す比較情報を比較情報格納レジスタ１６に格納する（ステップＳ１１）。

次に、コントロール回路１９はＡ／Ｄ変換回路１２にＡ／Ｄ変換開始指令を出し（ステップＳ１２）、以後Ａ／Ｄ変換回路１２は入力端子２０から被測定対象を測定して得られるアナログデータを所定の間隔で読込んでデジタルデータに変換し、変換結果格納レジスタ１３に格納する（ステップＳ１３）。

次に、比較回路１７はＡ／Ｄ変換が完了する毎に、変換結果、基準値、比較情報を読込み、比較情報に基づいて変換結果と基準値を比較する（ステップＳ１４）。

比較結果が「一致」の場合（ステップＳ１５のＹｅｓ）、割込み要求信号発生回路１８はＣＰＵ１４への割込み要求信号を発生し（ステップＳ１６）、ＣＰＵ１４は所定の割込み処理をおこなう（ステップＳ１７）。

一方、比較結果が「不一致」の場合（ステップＳ１５のＮｏ）、ステップＳ１３に戻り、比較結果が一致するまでステップＳ１３〜ステップ１５を所定の間隔で実行する。

図５は、比較情報に基づいて変換結果と基準値を比較し、一致した時にＣＰＵ１４への割込み要求信号を発生する場合を従来例と比較して示すタイミングチャートで、変換結果が基準値と一致した瞬間を捉えて瞬時に処理をおこなう場合、例えば家庭用電気機器の温度や圧力などがある限界値に達したかを判定して、アラームを鳴らす場合などの例である。

図５に示すように、Ａ／Ｄ変換回路１２は所定の間隔でアナログデータａをデジタルデータｂに変換している。アナログデータａはｔ９とｔ１０の間のｃで基準値“１０１０”に一致しているが、Ａ／Ｄ変換回路１２の変換タイミングとずれているため、その変換結果は“１００１”である。

アナログデータａは基準値を飛び越し、続くｔ１０とｔ１１の間のｄで再び基準値“１０１０”に一致しているが、Ａ／Ｄ変換回路１２の変換タイミングとずれているため、その変換結果は“１０１１”である。

図５から明らかなように、本実施例では比較情報“１１１０”に基づいて最上位ビットから順に上位３ビットまでを比較するので、ｔ１０にて基準値の上位３ビット“１０１”と変換結果の上位３ビット“１０１”は一致検出することが可能である。

これにより、ｔ１０において割込み要求信号ｅが発生するので、ＣＰＵ１４はタイミングを逸することなく必要な処理をおこなうことができる。

一方、従来例ではｔ９〜ｔ１１の間で基準値“１０１０”に一致する変換結果は得られないので、一致検出されない。従って、割込み要求信号は発生せず、ＣＰＵ１４は必要な処理をおこなうタイミングを逸することになる。

以上説明したように、実施例１に係わるＡ／Ｄ変換器１１では、比較情報に基づいて変換結果と基準値を比較して「一致検出」をおこなうので、アナログデータが基準値に一致したタイミングを見逃すことがない。これにより、ＣＰＵはタイミングを逸することなく必要な処理をおこなうことが可能である。

従って、比較動作が簡単で信頼性の高いＡ／Ｄ変換器およびそれを搭載したマイクロコンピュータを提供することができる。

ここでは、比較情報が“１”の場合にそのビットを比較し、“０”の場合にそのビットを比較しない場合について説明したが、“０”の場合にそのビットを比較し、“１”の場合にそのヒットを比較しないようにしても構わない。これにより、比較回路１７の論理和演算部３２のインバータ３５が不要になり、比較回路１７の回路構成が更に簡略化できる利点がある。

また、Ａ／Ｄ変換器の変換ビット数が４ビットの場合について説明したが、更に変換ビット数の大きい、例えば８ビットのＡ／Ｄ変換器としても構わない。

図６は本発明の実施例２に係わるＡ／Ｄ変換器を搭載したマイクロコンピュータの構成を示すブロック図である。本実施例において上記実施例１と同一の構成部分には同一の符号を付してその説明を省略し、異なる部分についてのみ説明する。

本実施例が実施例１と異なる点は、比較回路１７からの比較結果信号を反転する比較結果信号反転回路を設け、比較情報に基づいて変換結果と基準値が一致しない時を検出するようにしたことにある。

即ち、図６に示すように、本実施例のマイクロコンピュータ５０に搭載されたＡ／Ｄ変換器５１は、比較回路１７と割り込み要求信号発生回路１８との間に比較結果信号反転回路５２を有している。

比較結果信号反転回路５２は、例えばインバータで比較回路１７の比較結果信号を反転した比較結果反転信号を出力する。

図７は、比較情報に基づいて変換結果と基準値を比較し、一致しない時にＣＰＵ１４への割込み要求信号を発生する場合を示すタイミングチャートで、アナログデータがある所定の範囲を逸脱した瞬間を捉えて瞬時に処理をおこなう場合、例えばパソコンのバッテリー残量不足を検知して、データを記憶装置に退避させる場合などの例である。

図７に示すように、Ａ／Ｄ変換回路１２は所定の間隔でアナログデータａをデジタルデータｂに変換している。アナログデータａはｔ０〜ｔ１０の間では基準値“１０１０”の一致検出範囲Ｘ内にある。

アナログデータａはｔ１０とｔ１１の間のｃで基準値の一致検出範囲Ｘを逸脱するが、Ａ／Ｄ変換回路１２の変換タイミングとずれているため、その変換結果は“１０１０”で基準値の一致検出範囲Ｘ内にある。

ｔ１１でその変換結果は“１０００”となり、基準値“１０１０”の一致検出範囲Ｘを逸脱して下側不一致検出範囲Ｚにある。

図７から明らかなように、本実施例では比較情報“１１１０”に基づいて最上位ビットから順に上位３ビットまでを比較しているので、ｔ１１にて基準値の上位３ビット“１０１”と変換結果の上位３ビット“１００”の不一致が検出される。

その結果、比較結果信号が“１”から“０”に変化するので、その比較結果信号を反転した比較結果反転信号は“０”から“１”となり、不一致を割込み要求信号発生回路１８へ伝送することが可能である。

これにより、ｔ１１で割込み要求信号ｄが発生するので、ＣＰＵ１４はタイミングを逸することなく必要な処理をおこなうことができる。

以上説明したように、実施例２に係わるのＡ／Ｄ変換器５１では、比較情報に基づいて変換結果と基準値を比較した比較結果を反転して「不一致検出」をおこなうので、アナログデータが一致検出範囲の上側あるいは下側のどちらへ逸脱した場合でも、一度の比較でその不一致を検出できる。これにより、ＣＰＵはタイミングを逸することなく必要な処理をおこなうことが可能である。

従って、比較動作が簡単で信頼性の高いＡ／Ｄ変換器およびそれを搭載したマイクロコンピュータを提供することができる。

ここでは、アナログデータａが一致検出範囲Ｘを逸脱して下側不一致検出範囲Ｚにある場合について説明したが、上側不一致検出範囲Ｙにある場合でも構わない。どちらの場合でも一度の比較で不一致を検出することができる。

図８は、本発明の実施例３に係わるＡ／Ｄ変換器を搭載したマイクロコンピュータの構成を示すブロック図である。本実施例において上記実施例１と同一の構成部分には同一の符号を付してその説明を省略し、異なる部分についてのみ説明する。

本実施例が実施例１と異なる点は、比較回路１７からの比較結果信号を反転する比較結果信号反転回路と信号選択回路を設け、比較情報に基づいて変換結果と基準値の一致の時を検出するのか、あるいは不一致の時を検出するのかを信号選択回路により選択できるようにしたことにある。

即ち、図８に示すように、本実施例のマイクロコンピュータ６０に搭載されたＡ／Ｄ変換器６１は、比較信号反転回路５２と割り込み要求信号発生回路１８との間に信号選択回路６２を有している。

信号選択回路６２は、例えばＭＯＳトランジスタによるスイッチング回路で構成され、コントロール回路１９の指令により、比較結果信号または比較結果反転信号のどちらかを選択して、その選択した信号を割り込み要求信号発生回路１８に出力する。

次に、Ａ／Ｄ変換器６１の動作について図９を用いて説明する。図９はＡ／Ｄ変換器６１の動作を示すフローチャートである。

図９に示すように、初期設定としてＣＰＵ１４での処理の基準となる基準値を基準値格納レジスタ１５に格納し（ステップＳ３０）、変換結果と基準値のどのビットを比較するかを示す比較情報を比較情報格納レジスタ１６に格納する（ステップＳ３１）。

更に、比較回路１７からの比較結果信号、あるいは比較結果信号反転回路５２からの比較結果信号を反転した信号のどちらによってＣＰＵ１４への割込み要求をおこなうかが選択され、コントロール回路１９により信号選択回路６２に指示される（ステップＳ３２）。

次に、コントロール回路１９はＡ／Ｄ変換回路１２にＡ／Ｄ変換開始指令を出し（ステップＳ３３）、以後Ａ／Ｄ変換回路１２は入力端子２０から被測定対象を測定して得られるアナログデータを所定の間隔で読込んでデジタルデータに変換し、変換結果格納レジスタ１３に格納する（ステップＳ３４）。

次に、比較回路１７はＡ／Ｄ変換が完了する毎に、変換結果、基準値、比較情報を読込で、比較情報に基づいて変換結果と基準値を比較する（ステップＳ３５）。

ここで、比較結果信号が選択されている場合（ステップＳ３６のＹｅｓ）は、比較結果が判定される（ステップＳ３７）。

比較結果が「一致」の場合（ステップＳ３７のＹｅｓ）は、割込み要求信号発生回路１８はＣＰＵ１４への割込み要求信号を発生し（ステップＳ３８）、ＣＰＵ１４は所定の「一致」の割込み処理をおこなう（ステップＳ３９）。

次に、比較結果反転信号によりＣＰＵ１４への割込み要求がおこなえるように、比較結果反転信号の選択がコントロール回路１９により信号選択回路６２に指示される（ステップＳ４０）。

一方、比較結果が「不一致」の場合（ステップＳ３７のＮｏ）は、Ａ／Ｄ変換器６１はステップＳ３４に戻り、比較結果が一致するまでステップＳ３４〜ステップ３７を所定の間隔で実行する。

ステップＳ３６において、比較結果信号が選択されている場合（ステップＳ３６のＮｏ）は、比較結果が判定される（ステップＳ４１）。

比較結果が「不一致」の場合（ステップＳ４１のＹｅｓ）は、割込み要求信号発生回路１８はＣＰＵ１４への割込み要求信号を発生し（ステップＳ４２）、ＣＰＵ１４は所定の「不一致」の割込み処理をおこなう（ステップＳ４３）。

次に、比較結果信号によりＣＰＵ１４への割込み要求がおこなえるように、比較結果信号の選択がコントロール回路１９により信号選択回路６２に指示される（ステップＳ４４）。

一方、比較結果が「一致」の場合（ステップＳ４１のＮｏ）は、Ａ／Ｄ変換器６１はステップＳ３４に戻り、比較結果が一致するまでステップＳ３４〜ステップ３６、およびステップ４１を所定の間隔で実行する。

図１０は、比較情報に基づいて変換結果と基準値を比較し、比較結果が一致した時および一致しない時にそれぞれＣＰＵ１４への割込み要求信号を発生する場合を示すタイミングチャートで、アナログデータがある所定の範囲内に達した瞬間から、その範囲を逸脱した瞬間を捉えて瞬時に処理をおこなう場合、例えばパソコンのバッテリーの充電が完了した時からバッテリーの残量が不足する時までをモニタし、バッテリーの寿命を診断する場合などの例である。

図１０に示すように、Ａ／Ｄ変換回路１２は所定の間隔でアナログデータａをデジタルデータｂに変換している。始めに、「一致」検出がおこなわれる。

アナログデータａはｔ１とｔ２の間のｃで基準値“１０１０”に一致しているので、ｔ２でデジタルデータｂは基準値“１０１０”の一致検出範囲Ｘと一致する。

これにより、ｔ２で割込み要求信号ｄが発生するので、ＣＰＵ１４は所定の「一致」の処理をおこない、信号選択回路６２に比較結果信号を比較結果反転信号に切替えることを指示する信号ｅが出力される。

次に、ｔ２以降においては、不一致検出がおこなわれる。アナログデータａはｔ２〜ｔ１１の間は一致検出範囲Ｘ内にある。ｔ１１とｔ１２の間のｆにおいて基準値“１０１０”に一致し、一致検出範囲Ｘから下側不一致検出範囲Ｚに逸脱する。

これにより、ｔ１２で割込み要求信号ｇが発生するので、ＣＰＵ１４は所定の「不一致」の処理をおこない、信号回路選択回路６２に比較結果反転信号を比較結果信号に切替えることを指示する信号ｈが出力される。

図１０から明らかなように、本実施例では比較情報“１１１０”に基づいて最上位ビットから順に上位３ビットまでを比較しているので、ｔ２で基準値の上位３ビット“１０１”と変換結果の上位３ビット“１０１”の「一致」が検出される。

その結果、比較結果信号が“０”から“１”に変化するので、割込み要求信号を発生させ、比較結果反転信号を選択している。

続いて、ｔ１２で基準値の上位３ビット“１００”と変換結果の上位３ビット“００１”の「不一致」が検出される。

その結果、比較結果反転信号が“０”から“１”に変化するので、割込み要求信号を発生させ、比較結果信号を選択している。

以上説明したように、実施例３に係わるＡ／Ｄ変換器６１では、信号選択回路６２により、「一致検出」または「不一致検出」を選択できるので、アナログデータが一致検出範囲内に達してから一致検出範囲を逸脱するまでを通しで検出することができる。

これにより、ＣＰＵは、例えばアナログデータが、「一致」または「不一致」タイミングを逸することなく必要な処理をおこなうことが可能である。

従って、比較動作が簡単で信頼性の高いＡ／Ｄ変換器およびそれを搭載したマイクロコンピュータを提供することができる。

上述した実施例では、最上位ビットから順に上位３ビットを選択して、その選択したビットを比較する場合について説明したが、本発明はこれに限定されるものではなく、種々変更して実施しても構わない。

例えば、最上位ビットから順に上位２ビットを選択して、その選択されたビットを比較すると、一致検出範囲を広げることができる。

本発明の実施例１に係わるＡ／Ｄ変換器を搭載したマイクロコンピュータの構成を示すブロック図。 本発明の実施例１に係わる比較回路の具体的な構成を示す回路図。 本発明の実施例１に係わる比較回路の具体的な論理動作を説明するための図。 本発明の実施例１に係わるマイクロコンピュータの制御動作を示すフローチャート。 本発明の実施例１に係わるＡ／Ｄ変換器の一致検出動作を示すタイミングチャート。 本発明の実施例２に係わるＡ／Ｄ変換器を搭載したマイクロコンピュータの構成を示すブロック図。 本発明の実施例２に係わるＡ／Ｄ変換器の不一致検出動作を示すタイミングチャート。 本発明の実施例３に係わるＡ／Ｄ変換器を搭載したマイクロコンピュータの構成を示すブロック図。 本発明の実施例３に係わるマイクロコンピュータの制御動作を示すフローチャート。 本発明の実施例３に係わるＡ／Ｄ変換器の一致および不一致検出動作を示すタイミングチャート図。 従来のＡ／Ｄ変換器の構成を示すブロック図。 従来の他のＡ／Ｄ変換器の構成を示すブロック図。

符号の説明

１０、５０、６０ マイクロコンピュータ
１１、５１、６１ Ａ／Ｄ変換器
１２ Ａ／Ｄ変換回路
１３ 変換結果格納レジスタ
１４ ＣＰＵ
１５ 基準値格納レジスタ
１６ 比較情報格納レジスタ
１７ 比較回路
１８ 割込み要求信号発生回路
１９ コントロール回路
２０ 入力端子
２１ 出力端子
２２ 外部機器
３１ ビット一致検出部
３２ 論理和演算部
３３ 論理積演算部
３４ ＸＮＯＲ論理ゲート回路
３５ ＯＲ論理ゲート回路
３６ インバータ
３７ ＡＮＤ論理ゲート回路
５２ 比較結果信号反転回路
６２ 信号選択回路

Claims (7)

1. 被測定対象を測定して得られるアナログデータをデジタルデータに変換するアナログ／デジタル変換手段と、
   前記アナログ／デジタル変換手段で変換した変換結果を格納する変換結果格納手段と、
   ＣＰＵにおける処理の基準となる基準値を格納する基準値格納手段と、
   前記変換結果格納手段に格納された前記変換結果および前記基準値格納手段に格納された前記基準値のどのビットを比較するかを示す比較情報を格納する比較情報格納手段と、
   前記比較情報格納手段に格納された前記比較情報に基づいて前記変換結果と前記基準値とから前記比較するビットを選択し、その選択されたビットを比較する比較手段と、
   前記ＣＰＵへの割り込み要求信号を発生する割込み要求信号発生手段と、
   を具備し、
   前記比較手段による比較結果が一致の場合に、前記ＣＰＵへの割り込み要求信号を発生させることを特徴とするアナログ／デジタルコンバータ。
2. 被測定対象を測定して得られるアナログデータをデジタルデータに変換するアナログ／デジタル変換手段と、
   前記アナログ／デジタル変換手段で変換した変換結果を格納する変換結果格納手段と、
   ＣＰＵにおける処理の基準となる基準値を格納する基準値格納手段と、
   前記変換結果格納手段に格納された前記変換結果および前記基準値格納手段に格納された前記基準値のどのビットを比較するかを示す比較情報を格納する比較情報格納手段と、
   前記比較情報格納手段に格納された前記比較情報に基づいて前記変換結果と前記基準値とから前記比較するビットを選択し、その選択されたビットを比較する比較手段と、
   前記比較手段から出力される比較結果信号を反転する比較結果信号反転手段と、
   前記ＣＰＵへの割り込み要求信号を発生する割込み要求信号発生手段と、
   を具備し、
   前記比較手段による比較結果が不一致の場合に、前記ＣＰＵへの割り込み要求信号を発生させることを特徴とするアナログ／デジタルコンバータ。
3. 被測定対象を測定して得られるアナログデータをデジタルデータに変換するアナログ／デジタル変換手段と、
   前記アナログ／デジタル変換手段で変換した変換結果を格納する変換結果格納手段と、
   ＣＰＵにおける処理の基準となる基準値を格納する基準値格納手段と、
   前記変換結果格納手段に格納された前記変換結果および前記基準値格納手段に格納された前記基準値のどのビットを比較するかを示す比較情報を格納する比較情報格納手段と、
   前記比較情報格納手段に格納された前記比較情報に基づいて前記変換結果と前記基準値とから前記比較するビットを選択し、その選択されたビットを比較する比較手段と、
   前記比較手段から出力される比較結果信号を反転する比較結果信号反転手段と、
   前記比較手段から出力される比較結果信号あるいは前記比較結果信号を反転した比較結果反転信号のいずれかを選択する信号選択回路と、
   前記ＣＰＵへの割り込み要求信号を発生する割込み要求信号発生手段と、
   を具備し、
   前記比較手段による比較結果が一致あるいは不一致の場合に、前記ＣＰＵへの割り込み要求信号を発生させることを特徴とするアナログ／デジタルコンバータ。
4. 最上位ビットから順に最下位ビットを含まない所定の上位ビットまでを選択し、その選択されたビットを比較する比較情報に基づいて前記変換結果と前記基準値とを比較し、一致検出範囲内にある前記変換結果を検出した時に、前記ＣＰＵへの割り込み要求信号を発生させることを特徴とする請求項１乃至請求項３のいずれか１項に記載のアナログ／デジタルコンバータ。
5. 前記比較手段は、前記変換結果と前記基準値とをビット毎に一致しているか否かを判定する回路と、
   ビット毎に前記判定する回路の判定結果と前記比較情報との論理和を求める回路と、
   全てのビットの前記論理和を求める回路の出力の論理積を求める回路と、
   を有することを特徴とする請求項１乃至請求項３のいずれか１項に記載のアナログ／デジタルコンバータ。
6. 前記一致しているか否かを判定する回路をＸＮＯＲ論理ゲートで構成し、前記論理和を求める回路をＯＲ論理ゲートで構成し、前記論理積を求める回路をＡＮＤ論理ゲートで構成したことを特徴とする請求項５に記載のアナログ／デジタルコンバータ。
7. 請求項１乃至請求項６のいずれか１項に記載のアナログ／デジタルコンバータを搭載したことを特徴とするマイクロコンピュータ。

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