JPH098659A - アナログデジタル変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵの割り込みプログラムを介さないで、
スキャンモードを強制的に停止させ、初期に設定した動
作条件に従ってスキャンモード動作を再開できるアナロ
グデジタル変換装置を得る。 【構成】 ＴＲＧ信号４５を受信するとアナログデジタ
ル変換動作を一旦停止し、その後初期に設定した動作条
件を再設定してアナログデジタル変換動作を再開するア
ナログデジタル変換動作制御回路４１を備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マイクロコンピュー
タ内に備えられ、複数の入力チャネルの中から任意の入
力チャネルを選択してアナログ信号をデジタル信号に変
換するアナログデジタル変換装置に関するものである。

【０００２】

【従来の技術】図７は従来のアナログデジタル変換装置
の構成を示すブロック図であり、図において、Ｓ０〜Ｓ
７は入力チャネルｃｈ０〜ｃｈ７に印加された各アナロ
グ信号を入力するスイッチ、１３は複数の入力チャネル
ｃｈ０〜ｃｈ７の中から任意の入力チャネルを選択する
チャネルセレクタ、２５はチャネルセレクタ１３により
選択された入力チャネルに印加されたアナログ信号をデ
ジタル信号に変換するアナログデジタル変換器（図中で
はＡ／Ｄ変換器と略記する）、１４は入力チャネルに対
応したチャネル設定ビット信号を外部のマイクロコンピ
ュータ等に備えられる割り込みプログラムにより設定
し、チャネルセレクタ１３により任意の入力チャネルを
選択する、２６は複数の入力チャネルｃｈ０〜ｃｈ７と
同数のデジタル値格納レジスタを有し、アナログデジタ
ル変換器２５で変換された結果を格納するデジタル値格
納レジスタ群、チャネルセレクタ１３は、チャネル設定
レジスタ１４に設定されたチャネル設定ビット信号で指
定された値でスイッチＳ０〜Ｓ７のうちのどのスイッチ
をＯＮするかを決める。そしてＯＮされたスイッチに接
続された入力チャネルに印加されたアナログ信号がアナ
ログデジタル変換器２５に与えられる。デジタル値格納
レジスタ群２６に格納された変換結果は図示しないマイ
クロコンピュータの中央演算処理装置（以下、ＣＰＵと
略記する）等によって読み出される。

【０００３】次に動作について説明する。複数の入方チ
ャネルｃｈ０〜ｃｈ７を有するアナログデジタル変換装
置は、どの入力チャネルに印加されたアナログ信号をデ
ジタル信号に変換するかを決める必要がある。この入力
チャネルの設定は、チャネル設定レジスタ１４に、入力
チャネルに対応したデータ（チャネル設定ビット信号）
を書き込むことによって行われる。例えば、この例では
チャネル設定レジスタ１４は３ビット構成であり、この
３ビットｄ０，ｄ１，ｄ２が“０００”であれば入力チ
ャネルｃｈ０を選択、“００１”であれば入力チャネル
ｃｈ１を選択というように、各入力チャネルに対応した
３ビットのデータをチャネル設定レジスタ１４に書き込
む。チャネル設定レジスタ１４にそのデータが設定され
ると、その値に従ってチャネルセレクタ１３で上記のよ
うにチャネル設定レジスタ１４のデータに対応した入力
チャネルが選択されるようにスイッチをＯＮして、アナ
ログデジタル変換器２５に接続し、指定した入力チャネ
ルに印加されたアナログ信号をデジタル信号に変換す
る。変換が完了すると、変換結果は、入力チャネルに対
応したデジタル値格納レジスタ群２６の対応するレジス
タに格納される。

【０００４】別の入力チャネルに印加されたアナログ信
号をアナログデジタル変換したい場合は、チャネル設定
レジスタ１４にその入力チャネルに対応したデータを書
き込んで入力チャネルを新たに設定する。チャネル設定
レジスタ１４へのデータの書き込みは、マイクロコンピ
ュータ等では割り込みプログラムによりＣＰＵに要求し
て実行される。

【０００５】また、例えば予め設定された時間や時刻に
なった時に入力チャネルの変更を行ってアナログデジタ
ル変換したい場合、又は、外部からの信号等によって入
力チャネルの変更を行ってアナログデジタル変換したい
場合がある。このような場合、例えば割り込み要求信号
によってＣＰＵに所望する入力チャネルのアナログデジ
タル変換を要求する。ＣＰＵは、その要求を受けて割り
込み処理を行い、プログラムされているデータをチャネ
ル設定レジスタ１４に書き込み、入力チャネルを所望の
入力チャネルに変更する。

【０００６】図８は他の従来のアナログデジタル変換装
置の構成を示すブロック図であり、図において、図７の
参照符号と同一の符号は同一又は相当する部分を示して
おり重複説明は省略する。また、図において、２１は各
種演算を実行し、図示しないＲＯＭやＲＡＭ等の各種メ
モリや各種レジスタヘのリード／ライトを制御するＣＰ
Ｕ、２２はＣＰＵ２１と各構成要素間のアドレス転送を
行うアドレスバス、２３はＣＰＵ２１と各構成要素間の
データ転送を行うデータバスである。また、２４はＣＰ
Ｕ２１によりアナログデジタル変換モードや変換速度や
被選択入力チャネル等アナログデジタル変換に必要な全
ての動作条件が設定され下記アナログ入力セレクタやア
ナログデジタル変換器２５を制御するアナログデジタル
変換制御回路（図中ではＡ／Ｄ変換制御回路と略記す
る）であり、図示しないモードレジスタとアナログデジ
タル変換開始レジスタとを備えている。モードレジスタ
は、動作条件として、アナログデジタル変換モードや変
換速度の情報及びアナログ入力（入力チャネル）を選択
するためのセレクト信号３２を設定する。アナログデジ
タル変換開始レジスタはアナログデジタル変換を開始さ
せるためのレジスタである。

【０００７】さらに、２７は図７のチャネルセレクタ１
３と同様な機能を有しており、複数の入力チャネルの中
から任意の入力チャネルを選択するアナログ入力セレク
タである。このアナログ入力セレクタ２７は、アナログ
デジタル変換制御回路２４内のモードレジスタに設定さ
れたセレクト信号３２により、複数の外部入力端子（入
力チャネル）２９から１つの外部入力端子を選択しそれ
に印加されたアナログ信号をアナログデジタル変換器２
５に入力する。２８はアナログデジタル変換器２５から
出力されるｎビットのデジタル値をセレクト信号３２に
よりデジタル値格納レジスタ群２６の中の選択されたレ
ジスタに格納するデジタル値出力場所セレクタである。
３０はアナログデジタル変換制御回路２４からアナログ
デジタル変換器２５へ与えられるアナログデジタル変換
動作の開始信号、３１はアナログデジタル変換器２５か
らアナログデジタル変換制御回路２４へ与えられるアナ
ログデジタル変換動作の終了信号である。

【０００８】次に動作について説明する。まず、ＣＰＵ
２１からアドレスバス２２とデータバス２３とを介し
て、アナログデジタル変換制御回路２４内のモードレジ
スタ及びアナログデジタル変換開始レジスタにアナログ
デジタル変換動作に必要な動作条件を示すデータを書き
込む。アナログデジタル変換制御回路２４から出力され
るセレクト信号３２がアナログ入力セレクタ２７に入力
され、複数の外部入力端子２９のうちのいずれか一つが
選択される。この選択された外部入力端子を２９ｋとす
る。アナログデジタル変換動作の開始信号３０がアナロ
グデジタル変換器２５に入力されると外部入力端子２９
ｋに印加されたアナログ信号に対するアナログデジタル
変換動作が開始される。アナログデジタル変換器２５
は、このようにしてアナログ入力セレクタ２７により選
択された１つの入力チャネルのアナログ信号を得てこの
アナログ信号を外部から与えられた参照電圧を基準にし
たｎビットのデジタル信号（デジタル値）に変換する。
アナログデジタル変換動作が終了すると終了信号３１が
アナログデジタル変換器２５から出力され、これとセレ
クト信号３２との論理積の信号がデジタル値出力場所セ
レクタ２８に入力され、選択されたデジタル値格納レジ
スタ２６ｋにデジタル値が格納される。

【０００９】複数の外部入力端子２９のうちの１つの外
部入力端子、即ち１つの入力チャネル（この入力チャネ
ルをｉとする）のアナログデジタル変換を繰り返すモー
ドにおいては、セレクト信号３２は常に入力チャネルｉ
を示し、アナログデジタル変換動作が終了すると終了信
号３１によりアナログデジタル変換制御回路２４から次
のアナログデジタル変換動作の開始信号３０が出力さ
れ、ＣＰＵ２１がアドレスバス２２とデータバス２３と
を介して強制的にアナログデジタル変換動作を終了させ
ない限り繰り返し入力チャネルｉのアナログデジタル変
換動作を繰り返す。

【００１０】

【発明が解決しようとする課題】従来のアナログデジタ
ル変換装置は以上のように構成されているので、複数の
入力チャネルのスキャンモードの停止その後の再スター
トといった処理は全て割り込み等によりプログラムを用
いてＣＰＵに実行要求する必要があり、ＣＰＵへ多くの
負荷をかけてしまうという問題点があった。

【００１１】また、従来のアナログデジタル変換装置で
はスキャンモード中においてスキャン再開後の入力チャ
ネルを変更するためにＣＰＵは多大な負荷を負はなけれ
ばならないなどの問題点があった。

【００１２】この発明は上記のような問題点を解消する
ためになされたもので、マイクロコンピュータ等のＣＰ
Ｕの割り込みプログラムを介さないで、スキャンモード
を強制的に停止させ、初期に設定した動作条件に従って
スキャンモード動作を再度開始することができ、さらに
はスキャンモード中においてスキャン再開後の入力チャ
ネルを容易に変更でき、ＣＰＵへの負荷を軽減できるア
ナログデジタル変換装置を得ることを目的とする。

【００１３】

【課題を解決するための手段】請求項１の発明に係るア
ナログデジタル変換装置は、所定の信号を受信するとア
ナログデジタル変換動作を一旦停止し、その後動作条件
記憶手段に記憶された動作条件を再設定してアナログデ
ジタル変換動作を再開する制御手段を備えたものであ
る。

【００１４】請求項２の発明に係るアナログデジタル変
換装置は、制御手段が、所定の信号を受信するとアナロ
グデジタル変換動作中であってもそのアナログデジタル
変換動作を強制的に停止する強制停止手段を含むもので
ある。

【００１５】請求項３の発明に係るアナログデジタル変
換装置は、アナログデジタル変換動作を検出するアナロ
グデジタル変換動作検出手段を備えており、制御手段
が、所定の信号の受信後にアナログデジタル変換動作検
出手段がアナログデジタル変換動作を検出したならば実
行中の該アナログデジタル変換動作が終了してからアナ
ログデジタル変換動作を停止する停止手段を含むもので
ある。

【００１６】請求項４の発明に係るアナログデジタル変
換装置は、特定の入力チャネルに対するアナログデジタ
ル変換動作を検出するアナログデジタル変換動作検出手
段を備えており、制御手段が、所定の信号の受信後にア
ナログデジタル変換動作検出手段が特定の入力チャネル
に対するアナログデジタル変換動作を検出したならばア
ナログデジタル変換動作停止をキャンセルしてアナログ
デジタル変換動作を続行するアナログデジタル変換動作
続行手段を含むものである。

【００１７】請求項５の発明に係るアナログデジタル変
換装置は、複数のデジタル値格納レジスタのそれぞれに
対応して設けられており、所定の信号を受信した際に全
てクリアされ、各デジタル値格納レジスタにデジタル値
が書き込まれる際にそれぞれクリアされ、各デジタル値
格納レジスタの内容を読み出す際にそれぞれセットされ
る複数のセマフォを含むものである。

【００１８】請求項６の発明に係るアナログデジタル変
換装置は、所定の信号を受信した後のアナログデジタル
変換動作開始時にアナログデジタル変換を初めに行う入
力チャネルを記憶する優先順位記憶手段を備えており、
制御手段が、所定の信号を受信後に優先順位記憶手段に
記憶された入力チャネルからアナログデジタル変換を再
開する優先順位制御手段を含むものである。

【００１９】

【作用】請求項１の発明におけるアナログデジタル変換
装置は、制御手段が所定の信号を受信するとアナログデ
ジタル変換動作を一旦停止し、その後動作条件記憶手段
に格納されている動作条件を再設定してアナログデジタ
ル変換動作を再度開始する。これにより、プログラムの
ボリュームを軽減できる。

【００２０】請求項２の発明におけるアナログデジタル
変換装置は、制御手段が所定の信号を受信するとアナロ
グデジタル変換動作中であってもそのアナログデジタル
変換動作を強制的に停止する。

【００２１】請求項３の発明におけるアナログデジタル
変換装置は、制御手段が所定の信号の受信後にアナログ
デジタル変換動作検出手段がアナログデジタル変換動作
を検出したならば実行中の該アナログデジタル変換動作
が終了してからアナログデジタル変換動作を停止する。
従って、アナログデジタル変換値が不定となることを防
止できる。

【００２２】請求項４の発明におけるアナログデジタル
変換装置は、制御手段が所定の信号の受信後にアナログ
デジタル変換動作検出手段が特定の入力チャネルに対す
るアナログデジタル変換動作を検出したならばアナログ
デジタル変換停止をキャンセルしてアナログデジタル変
換動作を続行する。特定の入力チャネルの変換を強制停
止して再度その入力チャネルからスキャンをさせるとい
った無駄な動作を無くすことができる。

【００２３】請求項５の発明におけるアナログデジタル
変換装置は、所定の信号を受信した際に全てのセマフォ
はクリアされ、各デジタル値格納レジスタにデジタル値
が書き込まれる際に対応するセマフォはクリアされる。
また、ＣＰＵが各デジタル値格納レジスタの内容を読み
出す際に、各セマフォはセットされる。各セマフォの値
を確認することによりデジタル値格納レジスタに格納さ
れたデジタル値についてその最新性を確認できる。

【００２４】請求項６の発明におけるアナログデジタル
変換装置は、制御手段が所定の信号を受信後に優先順位
記憶手段に記憶された入力チャネルからアナログデジタ
ル変換を再開する。これにより、プログラムのボリュー
ムを削減できる。

【００２５】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例によるアナログデジタ
ル変換装置の構成を示すブロック図であり、図におい
て、図８の参照符号と同一の符号は同一又は相当する部
分を示しており、重複説明は省略する。また、図におい
て、４１はアナログデジタル変換制御回路２４の動作を
制御するアナログデジタル変換動作制御回路（図中、Ａ
／Ｄ変換動作制御回路と略記する）であり、アナログデ
ジタル変換制御回路２４に書き込まれたアナログデジタ
ル変換動作を規定する動作条件を自動的に記憶する部分
（動作条件記憶手段）と、トリガー信号（以下ＴＲＧ信
号と略記する）（所定の信号）４５入力時にアナログデ
ジタル変換制御回路２４を強制停止させ、さらに記憶し
ている動作条件をアナログデジタル変換制御回路２４に
再設定し、その後でアナログデジタル変換制御回路２４
にアナログデジタル変換動作の始動を行う部分とから構
成される。即ち、この実施例では、制御手段としてのア
ナログデジタル変換動作制御回路４１は動作条件記憶手
段及び強制停止手段を含んでいる。

【００２６】さらに、図１において、４２はアナログデ
ジタル変換動作制御回路４１によって発生され、アナロ
グデジタル変換制御回路２４に強制停止を指示する停止
信号、４３はアナログデジタル変換制御回路２４に動作
条件が設定されるとアナログデジタル変換動作制御回路
４１にその動作条件を伝え且つＴＲＧ信号４５を受信す
るとアナログデジタル変換動作制御回路４１が記憶して
いる動作条件をアナログデジタル変換制御回路２４に設
定するための動作条件設定信号、４４はアナログデジタ
ル変換動作制御回路４１によって発生され、アナログデ
ジタル変換動作の開始を伝えるアナログデジタル変換動
作の開始信号である。

【００２７】次に動作について説明する。まず、ソフト
ウェアにより、ＣＰＵ２１がアナログデジタル変換制御
回路２４にアナログデジタル変換動作を決定する動作条
件、例えば入力チャネルｃｈ０〜ｃｈ４のアナログデジ
タル変換動作を繰り返すスキャンモードを実行させる動
作条件を設定する。この際、アナログデジタル変換制御
回路２４にその動作条件が設定されると同時に、アナロ
グデジタル変換動作制御回路４１にも動作条件設定信号
４３によりその動作条件が設定される。次に、ＣＰＵ２
１はアナログデジタル変換制御回路２４内に含まれるア
ナログデジタル変換開始レジスタにアナログデジタル変
換動作開始を示す値を書き込み、アナログデジタル変換
制御回路２４は開始信号３０を発生してアナログデジタ
ル変換器２５による入力チャネルｃｈ０〜ｃｈ４のスキ
ャン動作を開始する。

【００２８】アナログデジタル変換器２５のスキャン動
作中に、ＴＲＧ信号４５がアナログデジタル変換動作制
御回路４１に入力されると、アナログデジタル変換動作
制御回路４１は直ちに停止信号４２をアクティブにアナ
ログデジタル変換制御回路２４に出力する。アナログデ
ジタル変換制御回路２４は停止信号４２を受信すると終
了信号３１をアナログデジタル変換器２５に出力してス
キャン動作の強制停止を実行する。アナログデジタル変
換動作制御回路４１はさらにアナログデジタル変換動作
開始時に設定された動作条件を動作条件設定信号４３を
用いてアナログデジタル変換制御回路２４に再度設定す
る。これは、スキャン動作中にアナログデジタル変換制
御回路２４の動作条件の内容は書き換えられてしまって
いるからである。動作条件再設定後に、アナログデジタ
ル変換動作制御回路４１はアナログデジタル変換動作の
開始信号４４をアクティブにしてアナログデジタル変換
制御回路２４に出力する。アナログデジタル変換制御回
路２４は開始信号３０を発生してアナログデジタル変換
器２５による入力チャネルｃｈ０〜ｃｈ４のスキャン動
作を再度開始する。

【００２９】このようにして、この実施例によれば、Ｔ
ＲＧ信号４５が入力されるだけでＣＰＵ２１を介さず
に、最初に設定したアナログデジタル変換動作を最初に
設定した入力チャネルから全て自動的に再度開始させる
ことができる。従って、プログラムのボリュームを削減
できＣＰＵ２１の負荷を軽減できる。

【００３０】実施例２．図２はこの発明の他の実施例に
よるアナログデジタル変換装置の構成を示すブロック図
であり、図において、図１の参照符号と同一の符号は同
一又は相当する部分を示しており、重複説明は省略す
る。また、図において、４６はアナログデジタル変換器
２５が動作中であるか否かを検出するアナログデジタル
変換動作検出回路（アナログデジタル変換動作検出手
段）、４２Ａはアナログデジタル変換動作検出回路４６
が出力するアナログデジタル変換動作の停止を指示する
停止信号である。尚、この実施例では、アナログデジタ
ル変換動作制御回路４１は停止手段を含む。

【００３１】次に動作について説明する。アナログデジ
タル変換制御回路２４及びアナログデジタル変換動作制
御回路４１の動作条件設定、並びにアナログデジタル変
換動作開始は上記実施例１で説明した通りであるので、
重複説明は省略する。

【００３２】アナログデジタル変換器２５のスキャン動
作中に、ＴＲＧ信号４５がアナログデジタル変換動作制
御回路４１に入力されると、この際にアナログデジタル
変換動作検出回路４６がアナログデジタル変換器２５が
スキャン中のいずれかの入力チャネルを変換中であるこ
とを検出したならば、アナログデジタル変換動作制御回
路４１はアナログデジタル変換器２５のアナログデジタ
ル変換動作を直ちに停止せずに、現在変換中の入力チャ
ネルに対するアナログデジタル変換動作が終了した時点
で停止信号４２Ａをアナログデジタル変換制御回路２４
に出力する。アナログデジタル変換制御回路２４は停止
信号４２Ａを受信すると、終了信号３１をアナログデジ
タル変換器２５に出力してスキャン動作が中止する。

【００３３】スキャン動作が中止すると、アナログデジ
タル変換動作制御回路４１はアナログデジタル変換動作
開始時に設定された動作条件を動作条件設定信号４３を
用いてアナログデジタル変換制御回路２４に再度設定
し、動作条件再設定後に、アナログデジタル変換動作の
開始信号４４をアクティブにしてアナログデジタル変換
制御回路２４に出力する。アナログデジタル変換制御回
路２４は開始信号４４を受信すると、開始信号３０をア
ナログデジタル変換器２５に出力してアナログデジタル
変換動作を再開する。

【００３４】このようにして、この実施例によれば、Ｔ
ＲＧ信号４５が入力されるだけでＣＰＵ２１を介さず
に、最初に設定したアナログデジタル変換動作を最初に
設定した入力チャネルから全て自動的に再度開始させる
ことができる上に、アナログデジタル変換動作を途中で
強制停止することなく停止させるのでアナログデジタル
変換値が不定となることを防止することができる。

【００３５】実施例３．図３はこの発明の他の実施例に
よるアナログデジタル変換装置の構成を示すブロック図
であり、図において、図１の参照符号と同一の符号は同
一又は相当する部分を示しており、重複説明は省略す
る。また、図において、４７はアナログデジタル変換器
２５が入力チャネルｃｈ０をアナログデジタル変換動作
中であるか否かを検出する入力チャネルｃｈ０変換動作
検出回路、４５はアナログデジタル変換制御回路２４の
制御状態を監視するためのＴＲＧ信号、５１は入力チャ
ネルｃｈ０検知信号である。尚、入力チャネルｃｈ０変
換動作検出回路４７はアナログデジタル変換動作検出手
段の他の例に相当する。尚、この実施例では、アナログ
デジタル変換動作制御回路４１はアナログデジタル変換
動作続行手段を含む。

【００３６】次に動作について説明する。アナログデジ
タル変換制御回路２４及びアナログデジタル変換動作制
御回路４１の動作条件設定、並びにアナログデジタル変
換動作開始は上記実施例１で説明したとおりであるの
で、重複説明は省略する。

【００３７】アナログデジタル変換器２５のスキャン動
作中にＴＲＧ信号４５がアナログデジタル変換動作制御
回路４１に入力されると、入力チャネルｃｈ０変換動作
検出回路４７は入力チャネル検知信号５１を用いてアナ
ログデジタル変換器２５が入力チャネルｃｈ０を変換中
であることを検出したか否かを判定する。アナログデジ
タル変換器２５が入力チャネルｃｈ０を変換中であるこ
とを検出したならば、アナログデジタル変換動作制御回
路４１はＴＲＧ信号４５を無視してアナログデジタル変
換制御回路２４に対して何も命令しない。他方、入力チ
ャネルｃｈ０変換動作検出回路４７がアナログデジタル
変換器２５が入力チャネルｃｈ０以外の入力チャネルを
変換中であることを検出したならば、アナログデジタル
変換動作制御回路４１は直ちに停止信号４２をアクティ
ブにし、アナログデジタル変換制御回路２４に出力す
る。アナログデジタル変換制御回路２４はこの停止信号
４２を受信すると、アナログデジタル変換器２５に終了
信号３１を出力してスキャン動作の強制停止を実行す
る。スキャン動作が中止すると、アナログデジタル変換
動作制御回路４１はアナログデジタル変換動作開始時に
設定された動作条件を動作条件設定信号４３を用いてア
ナログデジタル変換制御回路２４に再度設定し、動作条
件再設定後に、アナログデジタル変換動作の開始信号４
４をアクティブにしてアナログデジタル変換制御回路２
４に出力する。アナログデジタル変換器２５は開始信号
４４を受信すると、アナログデジタル変換器２５に開始
信号３０を出力してアナログデジタル変換動作を再開す
る。

【００３８】このようにして、この実施例によれば、Ｔ
ＲＧ信号４５が入力されるだけでＣＰＵ２１を介さず
に、最初に設定したアナログデジタル変換動作を最初に
設定した入力チャネルから全て自動的に再度開始させる
ことができる上に、入力チャネルｃｈ０の変換を強制停
止することを防止できるので、上記のような入力チャネ
ルｃｈ０〜ｃｈ４をスキャンする場合において、入力チ
ャネルｃｈ０の変換を強制停止して再度入力チャネルｃ
ｈ０からスキャンをさせるといった無駄な動作を無くす
ことができる。

【００３９】尚、この実施例では、入力チャネルｃｈ０
に対するアナログデジタル変換動作の強制停止を防止す
ることを例として挙げたが、入力チャネルｃｈ０に限ら
ず他の入力チャネルに対してアナログデジタル変換中で
あるか否かを検出する変換動作検出回路を設けて、その
入力チャネルがアナログデジタル変換中である場合には
強制停止を実行しないようにしてもよい。

【００４０】実施例４．図４はこの発明の他の実施例に
よるアナログデジタル変換装置の構成を示すブロック図
であり、図において、図１の参照符号と同一の符号は同
一又は相当する部分を示しており、重複説明は省略す
る。また、図において、４８はアナログデジタル変換の
対象である各入力チャネルに対して設けられた変換結果
読出判定セマフォ（セマフォ）である。

【００４１】次に動作について説明する。アナログデジ
タル変換制御回路２４及びアナログデジタル変換動作制
御回路４１の動作条件設定、アナログデジタル変換動作
開始、並びＴＲＧ信号４５入力後の変換動作開始までの
動作については上記実施例１で説明した通りであるの
で、重複説明は省略する。

【００４２】各入力チャネルに対する変換結果読出判定
セマフォ４８には、デジタル値格納レジスタ群２６の中
の各レジスタの１つのビットが使用される。変換結果読
出判定セマフォ４８は、ＴＲＧ信号４５が入力されるか
又はアナログデジタル変換器２５からのアナログデジタ
ル変換結果を書き込む場合にクリアされる。ＴＲＧ信号
４５が入力されると、アナログデジタル変換動作制御回
路４１は全ての変換結果読出判定セマフォ４８をクリア
する。また、アナログデジタル変換器２５が一入力チャ
ネルに対するアナログデジタル変換を終了すると、その
入力チャネルに対する変換結果をデジタル値格納レジス
タ群２６の対応するレジスタに格納するとともに、その
入力チャネルの変換結果読出判定セマフォ４８はクリア
される。各入力チャネルに対する変換結果読出判定セマ
フォ４８は、ＣＰＵ２１がその対応するデジタル値格納
レジスタ群２６の一レジスタのデータを読み出す際に論
理レベル“１”にセットされる。

【００４３】従って、ＣＰＵ２１がデジタル値格納レジ
スタ群２６の任意のレジスタのデータを読み出した後
に、その対応する変換結果読出判定セマフォ４８は論理
レベル“１”にセットされ、その後、ＴＲＧ信号４５が
入力されるか又はアナログデジタル変換器２５によりア
ナログデジタル変換結果が書き込まれるとクリアされる
ので、各変換結果読出判定セマフォ４８の値を確認する
ことによりデジタル値格納レジスタ群２６の各レジスタ
に格納されたデジタル値についてその最新性を確認する
ことが可能となる。

【００４４】実施例５．図５はこの発明の他の実施例に
よるアナログデジタル変換装置の構成を示すブロック図
であり、図において、図１の参照符号と同一の符号は同
一又は相当する部分を示しており、重複説明は省略す
る。また、図において、４９はアナログデジタル変換動
作制御回路４１の動作制御によってアナログデジタル変
換動作再開時の初めにアナログデジタル変換する入力チ
ャネルを優先的に決定するための優先順位レジスタ（優
先順位記憶手段）、５０はアナログデジタル変換制御回
路２４の指示により優先順位レジスタ４９に応じた入力
チャネルからのアナログデジタル変換動作を再開するよ
うにアナログ入力セレクタ２７を制御する優先順位回路
（優先順位制御手段）である。

【００４５】次に動作について説明する。まず、ソフト
ウェアによりＣＰＵ２１がアナログデジタル変換制御回
路２４にアナログデジタル変換動作を決定する動作条
件、例えば入力チャネルｃｈ０〜ｃｈ７のアナログデジ
タル変換を繰り返すスキャンモードを実行する動作条件
を設定する。この際、アナログデジタル変換制御回路２
４にその動作条件が設定されると同時に、アナログデジ
タル変換動作制御回路４１にも動作条件設定信号４３に
よりその動作条件が設定される。次に、ＣＰＵ２１はア
ナログデジタル変換制御回路２４内に含まれるアナログ
デジタル変換開始レジスタにアナログデジタル変換動作
開始を示す値を書き込み、アナログデジタル変換器２５
による入力チャネルｃｈ０〜ｃｈ７のスキャン動作を開
始する。

【００４６】アナログデジタル変換制御回路２４がスキ
ャン動作を制御している間に、ソフトウェアによりＣＰ
Ｕ２１が優先順位回路５０の優先順位レジスタ４９の中
の優先順位を高めたい入力チャネルに対応するビットを
論理レベル“１”に設定する。例えば、入力チャネルｃ
ｈ５に対応する優先順位レジスタ４９のビットを論理レ
ベル“１”に設定する。その後、スキャンモード中にＴ
ＲＧ信号４５が入力されると、上記実施例１で述べたよ
うに、アナログデジタル変換動作制御回路４１は直ちに
停止信号４２をアクティブにし、アナログデジタル変換
制御回路２４にスキャン動作の強制停止を実行させ、動
作条件再設定後にアナログデジタル変換動作開始信号４
４をアクティブにしてアナログデジタル変換動作を再開
するのであるが、優先順位回路５０の優先順位レジスタ
４９に設定された入力チャネルからスキャンを再開す
る。図６はこのようなスキャン動作における入力チャネ
ルの推移の一例を示す説明図である。図６では、スキャ
ン動作中に優先順位レジスタ４９が入力チャネルｃｈ６
に設定され、ＴＲＧ信号４５入力後、入力チャネルｃｈ
６からのスキャンが実行され、次に、そのスキャン動作
中に優先順位レジスタ４９が入力チャネルｃｈ１に設定
され、ＴＲＧ信号４５入力後、入力チャネルｃｈ１から
のスキャンが実行されている。

【００４７】このようにして、この実施例によれば、Ｔ
ＲＧ信号４５が入力されるだけでＣＰＵ２１を介さず
に、最初に設定したアナログデジタル変換動作を最初に
設定した入力チャネルから全て自動的に再度開始させる
ことができる上に、優先順位レジスタ４９に内容を書き
換えＴＲＧ信号４５を入力するだけで、任意の入力チャ
ネルからスキャン動作を開始できるので、プログラムの
ボリュームを削減できＣＰＵ２１の負荷を軽減できる。

【００４８】

【発明の効果】以上のように、請求項１の発明によれ
ば、所定の信号を受信するとアナログデジタル変換動作
を一旦停止し、その後動作条件記憶手段に記憶されたア
ナログデジタル変換条件を再設定してアナログデジタル
変換動作を再開する制御手段を備えるように構成したの
で、所定の信号が入力されるだけでＣＰＵを介さずに、
動作条件記憶手段に設定したアナログデジタル変換動作
を同様に設定した入力チャネルから全て自動的に再度開
始させることができ、ＣＰＵへの負荷を軽減できる効果
がある。

【００４９】請求項２の発明によれば、制御手段が、所
定の信号を受信するとアナログデジタル変換動作中であ
ってもそのアナログデジタル変換動作を強制的に停止す
る強制停止手段を含むように構成したので、所定の信号
が入力されるだけでＣＰＵを介さずに、動作条件記憶手
段に設定したアナログデジタル変換動作を同様に設定し
た入力チャネルから全て自動的に再度開始させることが
でき、ＣＰＵへの負荷を軽減できる効果がある。

【００５０】請求項３の発明によれば、アナログデジタ
ル変換動作を検出するアナログデジタル変換動作検出手
段を備えており、制御手段が、所定の信号の受信後にア
ナログデジタル変換動作検出手段がアナログデジタル変
換動作を検出したならば実行中の該アナログデジタル変
換動作が終了してからアナログデジタル変換動作を停止
する停止手段を含むように構成したので、ＣＰＵへの負
荷を軽減できる上にアナログデジタル変換値が不定とな
ることを防止することができる効果がある。

【００５１】請求項４の発明によれば、特定の入力チャ
ネルに対するアナログデジタル変換動作を検出するアナ
ログデジタル変換動作検出手段を備えており、制御手段
が、所定の信号の受信後にアナログデジタル変換動作検
出手段が特定の入力チャネルに対するアナログデジタル
変換動作を検出したならばアナログデジタル変換停止を
キャンセルしてアナログデジタル変換動作を続行するア
ナログデジタル変換動作続行手段を含むように構成した
ので、ＣＰＵへの負荷を軽減できる上に特定の入力チャ
ネルの変換を強制停止して再度その入力チャネルからス
キャンをさせるといった無駄な動作を無くすことができ
る効果がある。

【００５２】請求項５の発明によれば、複数のデジタル
値格納レジスタのそれぞれに対応して設けられており、
所定の信号を受信した際に全てクリアされ、各デジタル
値格納レジスタにデジタル値が書き込まれる際にそれぞ
れクリアされ、各デジタル値格納レジスタの内容を読み
出す際にそれぞれセットされる複数のセマフォを含むよ
うに構成したので、ＣＰＵへの負荷を軽減できる上にセ
マフォの値を確認することによりデジタル値格納レジス
タに格納されたデジタル値についてその最新性を確認で
きる効果がある。

【００５３】請求項６の発明によれば、所定の信号を受
信した後のアナログデジタル変換動作開始時にアナログ
デジタル変換を行う入力チャネルを記憶する優先順位記
憶手段と、所定の信号を受信後に優先順位記憶手段に記
憶された入力チャネルからアナログデジタル変換を再開
する優先順位制御手段とを備えるように構成したので、
所定の信号を入力するだけで任意の入力チャネルからス
キャン動作を開始できＣＰＵへの負荷を軽減できる効果
がある。

【図面の簡単な説明】

【図１】 この発明の一実施例によるアナログデジタル
変換装置の構成を示すブロック図である。

【図２】 この発明の他の実施例によるアナログデジタ
ル変換装置の構成を示すブロック図である。

【図３】 この発明の他の実施例によるアナログデジタ
ル変換装置の構成を示すブロック図である。

【図４】 この発明の他の実施例によるアナログデジタ
ル変換装置の構成を示すブロック図である。

【図５】 この発明の他の実施例によるアナログデジタ
ル変換装置の構成を示すブロック図である。

【図６】 図５に示す実施例によるアナログデジタル変
換装置の動作を説明する図である。

【図７】 従来のアナログデジタル変換装置の構成を示
すブロック図である。

【図８】 従来の他のアナログデジタル変換装置の構成
を示すブロック図である。

【符号の説明】

２５ アナログデジタル変換器、４１ アナログデジタ
ル変換動作制御回路（制御手段、動作条件記憶手段、強
制停止手段、停止手段、アナログデジタル変換動作続行
手段）、４５ ＴＲＧ信号（所定の信号）、４６ アナ
ログデジタル変換動作検出回路（アナログデジタル変換
動作検出手段）、４７ 入力チャネルｃｈ０変換動作検
出回路（アナログデジタル変換動作検出手段）、４８
変換結果読出判定セマフォ（セマフォ）、４９ 優先順
位レジスタ（優先順位記憶手段）、５０ 優先順位回路
（優先順位制御手段）。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 アナログデジタル変換器のアナログデジ
   タル変換動作を規定する動作条件を記憶するための動作
   条件記憶手段と、所定の信号を受信するとアナログデジ
   タル変換動作を一旦停止し、その後前記動作条件を再設
   定してアナログデジタル変換動作を再開する制御手段と
   を備えたアナログデジタル変換装置。
2. 【請求項２】 前記制御手段は、前記所定の信号を受信
   するとアナログデジタル変換動作中であっても該アナロ
   グデジタル変換動作を強制的に停止する強制停止手段を
   含むことを特徴とする請求項１記載のアナログデジタル
   変換装置。
3. 【請求項３】 アナログデジタル変換動作を検出するア
   ナログデジタル変換動作検出手段を備えており、前記制
   御手段は、前記所定の信号の受信後に前記アナログデジ
   タル変換動作検出手段がアナログデジタル変換動作を検
   出したならば実行中の該アナログデジタル変換動作が終
   了してからアナログデジタル変換動作を停止する停止手
   段を含むことを特徴とする請求項１記載のアナログデジ
   タル変換装置。
4. 【請求項４】 特定の入力チャネルに対するアナログデ
   ジタル変換動作を検出するアナログデジタル変換動作検
   出手段を備えており、前記制御手段は、前記所定の信号
   の受信後に前記アナログデジタル変換動作検出手段が前
   記特定の入力チャネルに対するアナログデジタル変換動
   作を検出したならばアナログデジタル変換動作停止をキ
   ャンセルしてアナログデジタル変換動作を続行するアナ
   ログデジタル変換動作続行手段を含むことを特徴とする
   請求項１記載のアナログデジタル変換装置。
5. 【請求項５】 複数のデジタル値格納レジスタのそれぞ
   れに対応して設けられており、前記所定の信号を受信し
   た際に全てクリアされ、各前記デジタル値格納レジスタ
   にデジタル値が書き込まれる際にそれぞれクリアされ、
   各デジタル値格納レジスタの内容を読み出す際にそれぞ
   れセットされる複数のセマフォを含むことを特徴とする
   請求項１から請求項４のうちのいずれか一項記載のアナ
   ログデジタル変換装置。
6. 【請求項６】 前記所定の信号を受信した後のアナログ
   デジタル変換動作再開時にアナログデジタル変換を初め
   に行う入力チャネルを記憶する優先順位記憶手段と、前
   記所定の信号の受信後に前記優先順位記憶手段に記憶さ
   れた前記入力チャネルからアナログデジタル変換を再開
   する優先順位制御手段とを備えたことを特徴とする請求
   項１から請求項５のうちのいずれか一項記載のアナログ
   デジタル変換装置。