JP2000311086A

JP2000311086A - プログラムダウンロード装置及び方法

Info

Publication number: JP2000311086A
Application number: JP11119595A
Authority: JP
Inventors: Hideki Osada; 英樹長田; Hiroshi Noguchi; 浩野口; Shinichi Taniguchi; 真一谷口
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-04-27
Filing date: 1999-04-27
Publication date: 2000-11-07
Also published as: CA2336041A1; KR20010053200A; AU3838500A; EP1107114A1; WO2000065437A1; CN1302402A

Abstract

(57)【要約】【課題】記憶手段のプログラム格納領域を削減す
ることができ、そのプログラム格納領域からデータ処理
装置へのプログラムダウンロード時間を極力最小限に抑
えること。【解決手段】ＲＯＭ１０１に、ＤＳＰ１０４のプログ
ラム及びアドレス初期値’ＡＨ０’及び’ＡＬ０’を格
納し、この格納されたアドレス初期値を先頭にプログラ
ムをＤＳＰ１０４の命令ＲＡＭ１０８に転送する制御
を、制御信号発生部１０３を備えるＣＰＵ１０２で行う
場合に、命令ＲＡＭ１０８のデータ長（例えば３バイ
ト）に対応した数カウント動作を繰り返す３進カウンタ
１０５が、制御信号発生部１０３から発生されるクロッ
ク信号に応じてカウントを行い、一方、アドレスカウン
タ１０６が、ＲＯＭ１０１のアドレス初期値をロードし
た後、３進カウンタ１０５のカウントアップ毎にアドレ
ス値をインクリメントして命令ＲＡＭ１０８へ出力す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＳＰ(Digital S
ignal Processor)プログラム等のプログラムをダウンロ
ードするプログラムダウンロード装置及び方法に関す
る。

【０００２】

【従来の技術】従来、プログラムダウンロード装置及び
方法としては、特開平２−２１３９６８号公報に記載さ
れているものがある。

【０００３】図５は、従来のプログラムダウンロード装
置の構成を示すブロック図である。

【０００４】図５に示すプログラムダウンロード装置５
００は、ＲＯＭ５０１と、ＣＰＵ５０２と、制御信号発
生部５０３と、ＤＳＰ５０４とを備えて構成されてお
り、ＤＳＰ５０４は、アドレスポインタ５０５と、命令
デコーダ部５０６と、命令ＲＡＭ５０７とを備えて構成
されている。

【０００５】また、ＲＯＭ５０１、ＣＰＵ５０２及び制
御信号発生部５０３の各々は、アドレスバス５０８及び
データバス５０９で接続され、アドレスポインタ５０
５、命令デコーダ部５０６及び命令ＲＡＭ５０７の各々
は、内部アドレスバス５１０及び内部データバス５１１
で接続されており、更に、内部データバス５１１には制
御信号発生部５０３が接続されている。

【０００６】ＲＯＭ５０１にはＤＳＰプログラムをダウ
ンロードするためのＣＰＵ５０２の実行プログラムと、
ＤＳＰ５０４のプログラムとが格納されている。

【０００７】ＲＯＭ５０１中のＤＳＰ５０４のプログラ
ム格納領域は、アドレスポインタ５０５に対応するアド
レス情報’Ａｉ’（ｉ＝０，１，２，…，ｎ）となるア
ドレス情報高位バイト’ＡＨｉ’、アドレス情報低位バ
イト’ＡＬｉ’の２バイトと、命令データ高位バイト’
ＤＨｉ’、命令データ中位バイト’ＤＭｉ’、命令デー
タ低位バイト’ＤＬｉ’の３バイトとを１組とした合計
５×（ｎ＋１）バイトとから成る。

【０００８】制御信号発生部５０３は、ＣＰＵ５０２の
メモリ空間内に配置され、その出力信号である「動作モ
ード」、「アドレス選択」、「転送クロック」、「転送
データ」は、ＤＳＰ５０４に対する制御信号として、Ｃ
ＰＵ５０２から独立に、それらの論理状態を切り替える
ことが可能となっている。

【０００９】ＤＳＰ５０４は、制御信号発生部５０３か
らの出力信号によって、その動作が制御される。ＤＳＰ
５０４の内部においては、アドレスポインタ５０５に、
制御信号発生部５０３から送られてきた転送データより
アドレス情報を格納し、命令ＲＡＭ５０７に、転送デー
タから命令データを格納し、命令デコーダ部５０６で、
命令ＲＡＭ５０７のプログラム内容を参照して演算処理
を実行する動作が行われる。

【００１０】プログラムダウンロード動作時には、アド
レスポインタ５０５が内部アドレスバス５１０を、制御
信号発生部５０３からの転送データが内部データバス５
１１を占有する。

【００１１】ＤＳＰ５０４のプログラムダウンロードが
完了し演算処理動作に入ると（以下通常動作と呼ぶ）、
命令デコーダ部５０６が内部アドレスバス５１０を、命
令ＲＡＭ５０７が内部データバス５１１を占有する。

【００１２】ここでは、一例として命令ＲＡＭ５０７の
アドレス長を１６ビット（＝２バイト）、データ長を２
４ビット（Ｂｄ＝３バイト）としている。一方、制御信
号発生部５０３からの転送データ長は、ＤＳＰ５０４の
外部インターフェース信号数を減らすために８ビット
（＝１バイト）となっている。

【００１３】図６は、制御信号発生部５０３からの出力
信号とアドレスポインタ５０５の動作タイミング図であ
る。

【００１４】ＤＳＰ５０４に対して、信号「動作モー
ド」は、’１’のときプログラムダウンロード動作
を、’０’のとき通常動作を指示する。信号「アドレス
選択」は、’１’のとき転送データがアドレス情報であ
ることを、’０’のとき命令データであることを示す。

【００１５】信号「転送クロック」は、その立ち下がり
エッジにて、転送データをアドレスポインタ５０５又
は、命令ＲＡＭ５０７に格納する。アドレスポインタ５
０に格納するか、命令ＲＡＭ５０７に格納するかは、信
号「アドレス選択」の論理状態に依存する。

【００１６】信号「転送データ」には、ＣＰＵ５０２が
ＲＯＭ５０１の特定領域に格納されたＤＳＰ５０４のプ
ログラムを８ビットづつ順次出力する。

【００１７】最初に、プログラムダウンロード動作では
（信号「動作モード」＝’１’）、アドレスポインタ５
０５には、信号「アドレス選択」＝’１’のとき、信号
「転送クロック」の立ち下がりエッジ毎に信号「転送デ
ータ」内容’ＡＨ０’，’ＡＬ０’が格納され、これら
をバイト結合して２バイトとなった’Ａ０’を内部アド
レスバス５１０に出力する。

【００１８】信号「アドレス選択」＝’０’のとき、ア
ドレスポインタ１１の内容は’Ａ０’にホールドされ、
命令ＲＡＭ５０７に対するアドレスを指し示す。

【００１９】次に信号「転送クロック」の立ち下がりエ
ッジ毎に、命令ＲＡＭ５０７のアドレス’Ａ０’の格納
領域に、信号「転送データ」内容’ＤＨ０’，’ＤＭ
０’，’ＤＬ０’を順次格納する。

【００２０】以降同様に一通りＤＳＰ５０４のプログラ
ムダウンロードが完了するまでこれらの手順を’ｎ＋
１’回繰り返す。これによって、プログラムダウンロー
ドを完了すると、信号「動作モード」＝’０’とするこ
とで、ＤＳＰ５０４は通常動作へ移行する。

【００２１】

【発明が解決しようとする課題】しかしながら、従来の
装置においては、命令ＲＡＭ５０７のアドレス情報と命
令データ各々に対して、信号「転送データ」長であるバ
イト単位で分割転送する構成となっているため、命令Ｒ
ＡＭ５０７の容量が増大すればするほどデータ転送回数
が大幅に増大し、プログラムダウンロードの所用時間が
伸長するという問題がある。

【００２２】例えば、命令ＲＡＭ５０７のアドレス長及
びデータ長を、各々Ｂａバイト、Ｂｄバイトとし、アド
レスポインタ１１が’Aｎ’となるまで転送ダウンロー
ドするものとしたとき、データの転送回数即ち転送クロ
ックの数は、（Ｂａ＋Ｂｄ）×（ｎ＋１）となる。図５
の例では、Ｂａ＝２、Ｂｄ＝３となり、命令ＲＡＭ５０
７の全領域をダウンロードした場合には、ｎ＝０ｘｆｆ
ｆｆ＝６５５３５なので、データ転送回数は、（２＋
３）×（６５５３５＋１）＝３２７６８０回に達する。
仮に１回のデータ転送時間を１００ｎｓとすると、プロ
グラムダウンロードに要する時間が約３２.７ｍｓとな
り、これを経過しないとＤＳＰ５０４が通常動作に移行
できない。

【００２３】また、一般にアドレスポインタ５０５の値
は、等差級数的に０，１，２，…，ｎと増加するか、
ｎ，ｎ−１，ｎ−２，…，０と減少するかであるにも関
わらず、ＲＯＭ５０１にはアドレスポインタ５０５に格
納されるアドレス情報も格納しておく必要があり、この
ためＣＰＵ５０２に割り当てるプログラム空間を圧迫
し、その分、ＲＯＭ５０１の格納領域が増大するという
問題がある。

【００２４】本発明はかかる点に鑑みてなされたもので
あり、記憶手段のプログラム格納領域を削減することが
でき、そのプログラム格納領域からデータ処理装置への
プログラムダウンロード時間を極力最小限に抑えること
ができるプログラムダウンロード装置及び方法を提供す
ることを目的とする。

【００２５】

【課題を解決するための手段】本発明は、ＲＯＭに、デ
ータの処理手段のプログラム及びアドレス初期値を格納
し、この格納されたアドレス初期値を先頭にプログラム
をＲＯＭから処理手段のＲＡＭに転送する制御を行う場
合に、ＲＡＭのデータ長（例えば３バイト）に対応した
数カウント動作を繰り返す３進カウンタが、転送制御時
に用いられるクロック信号に応じてカウントを行い、一
方、アドレスカウンタが、ＲＯＭのアドレス初期値をロ
ードした後、３進カウンタのカウントアップ毎にアドレ
ス値をインクリメントしてＲＡＭへ出力するようにし
た。

【００２６】

【発明の実施の形態】本発明の第１の態様は、プログラ
ムを格納する書換え可能な第１記憶手段を備え、前記格
納されたプログラムに応じてデータ処理を行う処理手段
と、前記処理手段のプログラム及びアドレス初期値を格
納する第２記憶手段と、前記アドレス初期値を先頭に前
記プログラムを前記第２記憶手段から前記第１記憶手段
に転送する制御を行う制御手段と、この制御手段による
転送制御時にカウントを行い、このカウント値が前記第
１記憶手段のデータ長Ｂｄに対応する値となった場合に
カウントアップするＢｄ進カウンタと、前記制御手段に
よる転送制御時に前記アドレス初期値をロードした後、
前記Ｂｄ進カウンタのカウントアップ毎にアドレス値を
歩進して前記第１記憶手段へ出力するアドレスカウンタ
と、を具備する構成を採る。

【００２７】この構成によれば、処理手段のプログラム
をダウンロードする際に、アドレス情報の転送を最小限
に抑えてダウンロード所用時間を削減し、速やかに処理
手段を次の動作状態へ移行させることが可能となり、ま
た、予め第２記憶手段に格納される処理手段のプログラ
ム領域を、処理手段の第１記憶手段とほぼ同等とするこ
とが可能となる。

【００２８】本発明の第２の態様は、プログラムを格納
する書換え可能な第１記憶手段を備え、前記格納された
プログラムに応じてデータ処理を行う処理手段と、前記
処理手段のプログラムを格納する第２記憶手段と、前記
プログラムを前記第２記憶手段から前記第１記憶手段に
転送する制御を行う制御手段と、この制御手段による転
送制御の初めに初期化され、前記転送制御時にカウント
を行い、このカウント値が前記第１記憶手段のデータ長
Ｂｄに対応する値となった場合にカウントアップするＢ
ｄ進カウンタと、前記転送制御の初めに初期化され、前
記Ｂｄ進カウンタのカウントアップ毎にアドレス値を歩
進して前記第１記憶手段へ出力するアドレスカウンタ
と、を具備する構成を採る。

【００２９】この構成によれば、処理手段のプログラム
をダウンロードする際に、アドレス情報の転送を無くし
てダウンロード所用時間を削減し、速やかに処理手段を
次の動作状態へ移行させることが可能となり、また、予
め第２記憶手段に格納される処理手段のプログラム領域
を、処理手段の第１記憶手段と同等とすることが可能と
なる。

【００３０】本発明の第３の態様は、第１の態様又は第
２の態様において、Ｂｄ進カウンタ及びアドレスカウン
タが処理手段に設けられている構成を採る。

【００３１】この構成によれば、Ｂｄ進カウンタ及びア
ドレスカウンタの機能を備えた処理手段を１チップ化す
ることができる。

【００３２】本発明の第４の態様は、第１の態様乃至第
３の態様いずれかにおいて、処理手段が、ディジタル信
号処理装置である構成を採る。

【００３３】この構成によれば、ディジタル信号処理装
置に、第１の態様乃至第３の態様いずれかと同様にプロ
グラムを転送することができる。

【００３４】本発明の第５の態様は、記憶手段に格納さ
れたプログラムを、このプログラムに応じてデータ処理
を行う処理手段の書換可能記憶手段に転送する場合に、
前記記憶手段にアドレス初期値を格納し、前記書換可能
記憶手段のデータ長Ｂｄに対応するカウント値となった
場合にカウントアップするＢｄ進カウンタを前記転送時
にカウント動作させ、前記書換可能記憶手段にアドレス
値を出力するアドレスカウンタが、前記転送時に前記ア
ドレス初期値をロードした後、前記Ｂｄ進カウンタのカ
ウントアップ毎に前記アドレス値を歩進するようにし
た。

【００３５】この方法によれば、処理手段のプログラム
をダウンロードする際に、アドレス情報の転送を最小限
に抑えてダウンロード所用時間を削減し、速やかに処理
手段を次の動作状態へ移行させることが可能となり、ま
た、予め記憶手段に格納される処理手段のプログラム領
域を、処理手段の書換可能記憶手段とほぼ同等とするこ
とが可能となる。

【００３６】本発明の第６の態様は、記憶手段に格納さ
れたプログラムを、このプログラムに応じてデータ処理
を行う処理手段の書換可能記憶手段に転送する場合に、
前記書換可能記憶手段のデータ長Ｂｄに対応するカウン
ト値となった場合にカウントアップするＢｄ進カウンタ
を、前記転送の初めにリセットしたのちカウント動作さ
せ、前記書換可能記憶手段にアドレス値を出力するアド
レスカウンタを、前記転送の初めにリセットした後、前
記Ｂｄ進カウンタのカウントアップ毎に前記アドレス値
を歩進させるようにした。

【００３７】この方法によれば、処理手段のプログラム
をダウンロードする際に、アドレス情報の転送を無くし
てダウンロード所用時間を削減し、速やかに処理手段を
次の動作状態へ移行させることが可能となり、また、予
め記憶手段に格納される処理手段のプログラム領域を、
処理手段の書換可能記憶手段と同等とすることが可能と
なる。

【００３８】以下、本発明の実施の形態について、図面
を参照して詳細に説明する。

【００３９】（実施の形態１）図１は、本発明の実施の
形態１に係るプログラムダウンロード装置の構成を示す
ブロック図である。

【００４０】図１に示すプログラムダウンロード装置１
００は、ＲＯＭ１０１と、ＣＰＵ１０２と、制御信号発
生部１０３と、ＤＳＰ１０４とを備えて構成されてお
り、ＤＳＰ１０４は、３進カウンタ１０５と、アドレス
カウンタ１０６と、命令デコーダ部１０７と、命令ＲＡ
Ｍ１０８とを備えて構成されている。

【００４１】また、ＲＯＭ１０１、ＣＰＵ１０２及び制
御信号発生部１０３の各々は、アドレスバス１０９及び
データバス１１０で接続され、アドレスカウンタ１０
６、命令デコーダ部１０７及び命令ＲＡＭ１０８の各々
は、内部アドレスバス１１１及び内部データバス１１２
で接続されており、更に、内部データバス１１２には制
御信号発生部１０３が接続され、３進カウンタ１０５が
制御信号発生部１０３とアドレスカウンタ１０６との間
に接続されている。

【００４２】ＲＯＭ１０１には、ＣＰＵ１０２のプログ
ラム及びＤＳＰ１０４のプログラムが格納されている。

【００４３】ＲＯＭ１０１中のＤＳＰ１０４のプログラ
ム格納領域は、アドレスカウンタ１０６の初期値’Ａ
０’となるアドレス情報初期値高位バイト’ＡＨ０’、
アドレス情報初期値低位バイト’ＡＬ０’の２バイト
と、命令データ上位バイト’ＤＨｉ’、命令データ中位
バイト’ＤＭｉ’、命令データ下位バイト’ＤＬｉ’
（ｉ＝０，１，２，…，ｎ）の３バイトの計２＋３×
（ｎ＋１）バイトとから成る。

【００４４】制御信号発生部１０３は、ＣＰＵ１０２の
メモリ空間内に配置され、その出力信号である「動作モ
ード」、「アドレス選択」、「転送クロック」、「転送
データ」は、ＤＳＰ１０４に対する制御信号として、Ｃ
ＰＵ１０２から独立に、それらの論理状態を切り替える
ことが可能となっている。ここで、信号「転送データ」
長は１バイトである。

【００４５】ＤＳＰ１０４は、制御信号発生部１０３か
らの出力信号によって、その動作が制御される。ＤＳＰ
１０４の内部においては、３進カウンタ１０５が、制御
信号発生部１０３から送られてきた転送データがアドレ
ス情報である場合には’０’に初期化され、命令データ
である場合には転送クロック毎にカウントアップし、こ
のカウント値が’２’に達する度にパルスを発生し、ア
ドレスカウンタ１０６が、制御信号発生部１０３から送
られてきた転送データがアドレス情報である場合にはそ
のアドレス情報’Ａ０’をロードし、３進カウンタ１０
５の出力パルス毎に初期値’Ａ０’をインクリメント
し、命令ＲＡＭ１０８が、転送データから命令データを
格納し、命令デコーダ部１０７が、命令ＲＡＭ１０８の
プログラム内容を参照して演算処理を実行する動作が行
われる。

【００４６】プログラムダウンロード動作時には、アド
レスカウンタ１０６が内部アドレスバス１１１を、制御
信号発生部１０３からの転送データが内部データバス１
１２を占有する。

【００４７】ＤＳＰ１０４が、プログラムダウンロード
を完了し通常動作に入ると、命令デコーダ部１０７が内
部アドレスバス１１１を、命令ＲＡＭ１０８が内部デー
タバス１１２を占有する。

【００４８】図２は、本発明の実施の形態１に係るプロ
グラムダウンロード装置の動作を説明するためのタイミ
ング図である。

【００４９】この図２において、ＤＳＰ１０４に対し
て、信号「動作モード」は、’１’のときプログラムダ
ウンロード動作を、’０’のとき通常動作を指示する。

【００５０】信号「アドレス選択」は、’１’のとき信
号「転送データ」の内容がアドレス情報であること
を、’０’のとき命令データであることを示す。

【００５１】信号「転送クロック」は、その立ち下がり
エッジにて、信号「転送データ」をアドレスカウンタ１
０６又は命令ＲＡＭ１０８に格納する。アドレスカウン
タ１０６に格納するか、命令ＲＡＭ１０８に格納するか
は、信号「アドレス選択」の上記論理状態に依存する。

【００５２】信号「転送データ」には、ＣＰＵ１０２が
ＲＯＭ１０１の特定領域に格納されたＤＳＰ１０４のプ
ログラムを１バイトづつ順次出力する。信号「カウント
値」は、３進カウンタ１０５のカウント値である。信号
「カウント値＝２」は、３進カウンタ１０５の出力信号
であり、カウント値が２となったときに’１’を出力す
る。信号「アドレスカウンタ出力」は、アドレスカウン
タ１０６の値であり命令ＲＡＭ１０８に対するアドレス
を指し示す。

【００５３】信号「動作モード」＝’１’でのプログラ
ムダウンロード動作では、最初にアドレスカウンタ１０
６に、信号「アドレス選択」＝’１’のとき、信号「転
送クロック」の立ち下がりエッジ毎に信号「転送デー
タ」内容’ＡＨ０’，’ＡＬ０’がロードされ、これら
をバイト結合した２バイトのアドレス初期値’Ａ０’が
内部アドレスバス１１１に出力される。このとき、３進
カウンタ１０５は、カウント値＝’０’に初期化され
る。

【００５４】次に、信号「アドレス選択」＝’０’のと
き、信号「転送クロック」の立ち下がりエッジ毎に、命
令ＲＡＭ１０８のアドレス’Ａ０’の格納領域に、信号
「転送データ」の内容’ＤＨ０’，’ＤＭ０’，’ＤＬ
０’を順次格納する。

【００５５】３進カウンタ１０５は、信号「転送クロッ
ク」の立ち下がりエッジ毎に０，１，２と繰り返しカウ
ントし、値が’２’に合致すると信号「カウント値＝
２」＝’１’のパルスを発生する。

【００５６】アドレスカウンタ１０６は、信号「カウン
ト値＝２」＝’１’のとき、信号「転送クロック」の立
ち下がりエッジに初期値’Ａ０’をインクリメントした
値’Ａ０＋１’に更新され、命令ＲＡＭ１０８に対する
アドレスが１つ進む。

【００５７】以降同様に、３バイトの命令データが転送
され、命令ＲＡＭ１０８に格納される度にアドレスカウ
ンタ１０６が１つ進み、アドレスカウンタ１０６が’Ａ
０＋ｎ’まで順次矛盾なくＤＳＰプログラムがダウンロ
ードされる。

【００５８】ダウンロードが完了すると、信号「動作モ
ード」を’０’とすることで、ＤＳＰ１０４は通常動作
へ移行する。

【００５９】このように、実施の形態１のプログラムダ
ウンロード装置１００によれば、ＤＳＰプログラムをダ
ウンロードするのに要する転送データの転送回数即ち転
送クロックの数は、命令ＲＡＭ１０８のアドレス長Ｂａ
＝２バイト、データ長Ｂｄ＝３バイトのとき、Ｂａ＋Ｂ
ｄ×（ｎ＋１）となる。

【００６０】従って、命令ＲＡＭ１０８の全領域をダウ
ンロードするにはｎ＝６５５３５なので、データ転送回
数は、２＋３×（６５５３５＋１）＝１９６６１０回と
なり、従来の３２７６８０回と比較して大幅に抑えるこ
とができる。

【００６１】ここで、１回のデータ転送時間が１００ｎ
ｓのとき、ダウンロード完了に要する時間は約１９.７
ｍｓで済み、従来の約３２．７ｍｓと比較して大幅に短
縮することができる。

【００６２】また、ＲＯＭ１０１に占めるＤＳＰ１０４
のプログラム領域は、アドレス情報分が大幅に削減され
て命令ＲＡＭ１０８容量に２バイト加えた容量に抑える
ことができる。

【００６３】また、命令ＲＡＭ１０８のアドレス長Ｂａ
＝２バイト、データ長Ｂｄ＝５バイトのときは、３進カ
ウンタ１０５に代え５進カウンタを用い、データ長Ｂｄ
＝１０バイトのときは１０進カウンタを用い、データ長
Ｂｄ＝ｐバイトのときはｐ進カウンタを用いることによ
って、上記同様の作用効果を得ることができる。

【００６４】また、ＤＳＰ１０４は、プログラムに応じ
てデータ処理を行う装置であれば、上記構成を適用する
ことができる。

【００６５】（実施の形態２）図３は、本発明の実施の
形態２に係るプログラムダウンロード装置の構成を示す
ブロック図である。

【００６６】図３に示す実施の形態２のプログラムダウ
ンロード装置３００が、実施の形態１のプログラムダウ
ンロード装置１００と異なる点は、ＲＯＭ３０１と、制
御信号発生部３０２と、３進カウンタ３０３と、アドレ
スカウンタ３０４とにある。

【００６７】ＲＯＭ３０１中のＤＳＰ１０４のプログラ
ム格納領域は、命令データ上位バイト’ＤＨｉ’、命令
データ中位バイト’ＤＭｉ’、命令データ下位バイト’
ＤＬｉ’（ｉ＝０，１，２，…，ｎ）の計３×（ｎ＋
１）バイトとから成る。

【００６８】制御信号発生部３０２は、ＣＰＵ１０２の
メモリ空間内に配置され、その出力信号である「動作モ
ード」、「カウンタリセット」、「転送クロック」、
「転送データ」が、ＤＳＰ１０４の制御信号として、Ｃ
ＰＵ１０２から独立に、それらの論理状態を切り替える
ことが可能となっている。ここで、信号「転送データ」
長は１バイトである。

【００６９】３進カウンタ３０３は、信号「カウンタリ
セット」＝’０’である場合に’０’に初期化され、信
号「カウンタリセット」＝’１’である場合に転送クロ
ック毎にカウントアップし、この時の値が’２’に達す
る度にパルスを発生するようになっている。

【００７０】アドレスカウンタ３０４は、信号「カウン
タリセット」＝’０’である場合に’０’に初期化さ
れ、３進カウンタ３０３の出力パルス毎に順次アドレス
を’０’からインクリメントするようになっている。

【００７１】図４は、本発明の実施の形態２に係るプロ
グラムダウンロード装置の動作を説明するためのタイミ
ング図である。

【００７２】この図４において、ＤＳＰ１０４に対し
て、信号「動作モード」が、’１’のときプログラムダ
ウンロード動作を、’０’のとき通常動作を指示する。

【００７３】信号「カウンタリセット」は、アドレスカ
ウンタ３０４及び３進カウンタ３０３に対する負論理の
リセット信号である。

【００７４】信号「転送クロック」は、その立ち下がり
エッジにて、信号「転送データ」を命令ＲＡＭ１０８に
格納する。

【００７５】信号「転送データ」には、ＣＰＵ１０２が
ＲＯＭ３０１の特定領域に格納されたＤＳＰ１０４のプ
ログラムを１バイトづつ順次出力する。

【００７６】信号「[カウント値]」は、３進カウンタ３
０３のカウント値である。信号「カウント値＝２」は、
３進カウンタ３０３の出力信号であり、カウント値が２
となったときに’１’を出力する。

【００７７】信号「アドレスカウンタ出力」は、アドレ
スカウンタ３０４の値であり命令ＲＡＭ１０８に対する
アドレスを指し示す。

【００７８】信号「動作モード」＝’１’の場合のプロ
グラムダウンロード動作では、最初に信号「カウンタリ
セット」＝’０’とすることで、アドレスカウンタ３０
４は’０’に初期化され、この値を内部アドレスバス１
１１に出力する。このとき、３進カウンタ３０３は、カ
ウント値＝’０’に初期化される。

【００７９】次に、信号「カウンタリセット」＝’１’
のとき、信号「転送クロック」の立ち下がりエッジ毎に
命令ＲＡＭ１０８のアドレス’０’の格納領域に信号
「転送データ」の内容’ＤＨ０’，’ＤＭ０’，’ＤＬ
０’を順次格納する。

【００８０】３進カウンタ３０３は、信号「転送クロッ
ク」の立ち下がりエッジ毎に０，１，２と繰り返しカウ
ントし、値が’２’に合致すると信号「カウント値＝
２」＝’１’のパルスを発生する。

【００８１】アドレスカウンタ３０４は、信号「カウン
ト値＝２」＝’１’のとき信号「転送クロック」の立ち
下がりエッジで初期値’０’をインクリメントした値’
１’に更新され、命令ＲＡＭ１０８に対するアドレスが
１つ進む。

【００８２】以降同様に、３バイトの命令データが転送
され命令ＲＡＭ１０８に格納される度にアドレスカウン
タ３０４が１つ進み、アドレスカウンタ３０４が’ｎ’
まで順次矛盾なくＤＳＰプログラムがダウンロードされ
る。ダウンロードが完了すると、信号「動作モード」
を’０’とすることで、ＤＳＰ１０４は通常動作へ移行
する。

【００８３】このように、実施の形態２のプログラムダ
ウンロード装置３００によれば、ＤＳＰプログラムをダ
ウンロードするのに要する転送データの転送回数即ち転
送クロックの数は、命令ＲＡＭ１０８のデータ長Ｂｄ
（＝３バイト）のとき、Ｂｄ×（ｎ＋１）となる。

【００８４】従って、命令ＲＡＭ１０８の全領域をダウ
ンロードするにはｎ＝６５５３５なので、データ転送回
数は、３×（６５５３５＋１）＝１９６６０８回に抑え
ることができる。

【００８５】ここで、１回のデータ転送時間が１００ｎ
sのとき、ダウンロード完了に要する時間は約１９.７ms
で済む。

【００８６】また、ＲＯＭ３０１に占めるＤＳＰ１０４
のプログラム領域は、命令データ分だけとなり命令ＲＡ
Ｍ１０８の容量と合致させることができ、実施の形態１
よりも更に小容量とすることができる。

【００８７】

【発明の効果】以上説明したように、本発明によれば、
記憶手段のプログラム格納領域を削減することができ、
そのプログラム格納領域からデータ処理装置へのプログ
ラムダウンロード時間を極力最小限に抑えることができ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係るプログラムダウン
ロード装置の構成を示すブロック図

【図２】実施の形態１に係るプログラムダウンロード装
置の動作を説明するためのタイミング図

【図３】本発明の実施の形態２に係るプログラムダウン
ロード装置の構成を示すブロック図

【図４】実施の形態２に係るプログラムダウンロード装
置の動作を説明するためのタイミング図

【図５】従来のプログラムダウンロード装置の構成を示
すブロック図

【図６】従来のプログラムダウンロード装置の動作を説
明するためのタイミング図

【符号の説明】

１０１，３０１ＲＯＭ１０２ＣＰＵ１０３，３０２制御信号発生部１０４ＤＳＰ１０５，３０３３進カウンタ１０６，３０４アドレスカウンタ１０７命令デコーダ部１０８命令ＲＡＭ

───────────────────────────────────────────────────── フロントページの続き (72)発明者谷口真一石川県金沢市彦三町二丁目１番45号株式会社松下通信金沢研究所内Ｆターム(参考） 5B105 CA01

Claims

【特許請求の範囲】

【請求項１】プログラムを格納する書換え可能な第１
記憶手段を備え、前記格納されたプログラムに応じてデ
ータ処理を行う処理手段と、前記処理手段のプログラム
及びアドレス初期値を格納する第２記憶手段と、前記ア
ドレス初期値を先頭に前記プログラムを前記第２記憶手
段から前記第１記憶手段に転送する制御を行う制御手段
と、この制御手段による転送制御時にカウントを行い、
このカウント値が前記第１記憶手段のデータ長Ｂｄに対
応する値となった場合にカウントアップするＢｄ進カウ
ンタと、前記制御手段による転送制御時に前記アドレス
初期値をロードした後、前記Ｂｄ進カウンタのカウント
アップ毎にアドレス値を歩進して前記第１記憶手段へ出
力するアドレスカウンタと、を具備することを特徴とす
るプログラムダウンロード装置。
【請求項２】プログラムを格納する書換え可能な第１
記憶手段を備え、前記格納されたプログラムに応じてデ
ータ処理を行う処理手段と、前記処理手段のプログラム
を格納する第２記憶手段と、前記プログラムを前記第２
記憶手段から前記第１記憶手段に転送する制御を行う制
御手段と、この制御手段による転送制御の初めに初期化
され、前記転送制御時にカウントを行い、このカウント
値が前記第１記憶手段のデータ長Ｂｄに対応する値とな
った場合にカウントアップするＢｄ進カウンタと、前記
転送制御の初めに初期化され、前記Ｂｄ進カウンタのカ
ウントアップ毎にアドレス値を歩進して前記第１記憶手
段へ出力するアドレスカウンタと、を具備することを特
徴とするプログラムダウンロード装置。
【請求項３】Ｂｄ進カウンタ及びアドレスカウンタが
処理手段に設けられていることを特徴とする請求項１又
は請求項２記載のプログラムダウンロード装置。
【請求項４】処理手段が、ディジタル信号処理装置で
あることを特徴とする請求項１乃至請求項３いずれかに
記載のプログラムダウンロード装置。
【請求項５】記憶手段に格納されたプログラムを、こ
のプログラムに応じてデータ処理を行う処理手段の書換
可能記憶手段に転送する場合に、前記記憶手段にアドレ
ス初期値を格納し、前記書換可能記憶手段のデータ長Ｂ
ｄに対応するカウント値となった場合にカウントアップ
するＢｄ進カウンタを前記転送時にカウント動作させ、
前記書換可能記憶手段にアドレス値を出力するアドレス
カウンタが、前記転送時に前記アドレス初期値をロード
した後、前記Ｂｄ進カウンタのカウントアップ毎に前記
アドレス値を歩進することを特徴とするプログラムダウ
ンロード方法。
【請求項６】記憶手段に格納されたプログラムを、こ
のプログラムに応じてデータ処理を行う処理手段の書換
可能記憶手段に転送する場合に、前記書換可能記憶手段
のデータ長Ｂｄに対応するカウント値となった場合にカ
ウントアップするＢｄ進カウンタを、前記転送の初めに
リセットしたのちカウント動作させ、前記書換可能記憶
手段にアドレス値を出力するアドレスカウンタを、前記
転送の初めにリセットした後、前記Ｂｄ進カウンタのカ
ウントアップ毎に前記アドレス値を歩進させることを特
徴とするプログラムダウンロード方法。