WO2000065437A1 - Dispositif et procede de telechargement de programmes - Google Patents

Dispositif et procede de telechargement de programmes Download PDF

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WO2000065437A1
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count
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Hideki Nagata
Hiroshi Noguchi
Shinichi Taniguchi
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F9/44—Arrangements for executing specific programs
    • G06F9/445—Program loading or initiating

Definitions

  • the present invention relates to a program download device and a program download method for downloading a program such as a DSP (Digital Signal Processor) program.
  • a program download device and a program download method for downloading a program such as a DSP (Digital Signal Processor) program.
  • DSP Digital Signal Processor
  • FIG. 1 is a block diagram showing a configuration of a conventional program download device.
  • the program download device 500 shown in FIG. 1 includes a ROM 501, a CPU 502, a control signal generator 503, and a DSP 504.
  • the DSP 504 includes an address pointer 505, an instruction decoder unit 506, and an instruction RAM 507.
  • Each of the ROM 501, the CPU 502, and the control signal generator 503 is connected by an address bus 508 and a data bus 509.
  • Each of the address bus 505, the instruction decoder unit 506 and the instruction RAM 507 is connected by an internal address bus 510 and an internal data bus 511. Further, a control signal generator 503 is connected to the internal data bus 511.
  • the ROM 501 stores an execution program of the CPU 502 for downloading the DSP program and a program of the DSP 504.
  • the control signal generation unit 503 is arranged in the memory space of the CPU 502, and its output signals “operation mode”, “address selection”, “transfer clock”, and “transfer data” are used as control signals for the DSP 504.
  • the logic states can be switched independently of the CPU 502.
  • the operation of the DSP 504 is controlled by an output signal from the control signal generation unit 503. Inside the DSP 504, address information is stored in the address pointer 505 from the transfer data sent from the control signal generator 503.
  • the instruction RAM 507 stores instruction data immediately after the transfer.
  • the instruction decoder unit 506 performs an operation of executing arithmetic processing by referring to the program contents of the instruction RAM 507.
  • the address pointer 505 occupies the internal address bus 510, and the transfer data from the control signal generator 503 occupies the internal data bus 511.
  • the instruction decoder unit 506 occupies the internal address bus 510 and the instruction RAM 507 uses the internal data bus 51 1 Occupy.
  • FIG. 2 is a timing chart showing an output signal from the control signal generator 503 and the operation of the address pointer 505.
  • the signal “operation mode” indicates a program download operation when “1” and a normal operation when “0”.
  • signal “Select” indicates that the transfer data is address information when it is “1”, and that it is instruction data when it is "0”.
  • the signal “transfer clock” stores the transfer data in the address pointer 505 or the instruction RAM 507 at the falling edge. Whether the transfer data is stored in the address pointer 50 or the instruction RAM 507 depends on the logic state of the signal “address selection”.
  • the CPU 502 sequentially outputs the program of the DSP 504 stored in the specific area of the ROM 501 in 8-bit units.
  • "Transfer data” Contents "AH0” and “AL0” are stored, and "AO”, which is a byte combination of these contents, is output to the internal address bus 510.
  • the signal “transfer data” contents “DH0”, “DM0”, and “DL0” are sequentially stored in the storage area of the address “AO” of the instruction RAM 507. Is stored.
  • the value of the address pointer 505 increases in arithmetic progression to 0, 1, 2,..., N or decreases to n, n—1, n—2,. Nevertheless, the ROM 501 must also store the address information stored in the address pointer 505. For this reason, there is a problem that the program space allocated to the CPU 502 is compressed, and the storage area of the ROM 501 is increased accordingly. Disclosure of the invention
  • An object of the present invention is to provide a program download port device and a program download method which reduce the program storage area of the storage means and minimize the program download time from the program storage area to the data processing device. is there.
  • This object is achieved by performing the following processing. That is, when the program of the data processing means and the initial address of the data processing means are stored in the ROM, and the program is transferred from the ROM to the RAM of the processing means based on the stored initial address value, the data of the RAM is controlled. It repeats the count operation corresponding to the length (for example, 3 bytes).
  • the ternary counter performs counting in accordance with the clock signal used for transfer control. After loading the period value, the address value is incremented and output to RAM each time the ternary counter counts up.
  • FIG. 1 is a block diagram showing the configuration of a conventional program download device
  • FIG. 2 is a timing diagram showing the operation of the conventional program download device
  • FIG. 3 is the configuration of the program download device according to the first embodiment of the present invention. Block diagram showing;
  • FIG. 4 is a timing chart showing the operation of the program download device according to the first embodiment
  • FIG. 5 is a block diagram showing a configuration of a program download device according to a second embodiment of the present invention.
  • FIG. 6 is a timing chart showing the operation of the program download device according to the second embodiment.
  • FIG. 3 is a block diagram showing a configuration of the program download device according to the first embodiment of the present invention.
  • the program download device 100 shown in FIG. 3 includes a ROM 101, a CPU 102, a control signal generator 103, and a DSP 104.
  • the DSP 104 includes a ternary counter 105, an address counter 106, an instruction decoder 107, and an instruction RAMI 08.
  • Each of the ROM 101, the CPU 102, and the control signal generator 103 is connected by an address bus 109 and a data bus 110.
  • Address counsel In the evening 106 each of the instruction decoder unit 107 and the instruction RAM 108 is connected by an internal address bus 111 and an internal data bus 112.
  • the control signal generator 103 is connected to the internal data bus 112.
  • a ternary count 105 is connected between the control signal generator 103 and the address count 106.
  • the ROM 101 stores a program for the CPU 102 and a program for the DSP 104.
  • the control signal generator 103 is arranged in the memory space of the CPU 102.
  • the "operation mode”, "address selection”, “transfer clock” and “transfer data”, which are the output signals of the control signal generator 103, are used as control signals for the DSP 104 to switch their logical states independently of the CPU 102. Is possible.
  • the length of the signal “transfer data” is 1 byte.
  • the operation of the DSP 104 is controlled by an output signal from the control signal generator 103.
  • the ternary counter 105 is initialized to '0' when the transfer data sent from the control signal generator 103 is address information, and the transfer data is command data. In some cases, it counts up for each transfer clock and generates a pulse each time the count value reaches '2'.
  • the address counter 106 loads the address information, AO ', and outputs the initial value' A0 'for each output pulse of the ternary counter 105. 'Is incremented.
  • the instruction RAMI 08 stores instruction data from transfer data. Instruction deco The decoder unit 107 executes arithmetic processing with reference to the program contents of the instruction RAMI08.
  • the address counter 106 occupies the internal address bus 111, and the transfer data from the control signal generator 103 occupies the internal data bus 112.
  • the instruction decoder unit 107 occupies the internal address bus 111 and the instruction RAMI 08 occupies the internal data bus 112.
  • FIG. 4 is a timing chart showing the operation of the program download device according to the first embodiment of the present invention.
  • the signal “operation mode” instructs the DSP 104 to perform a program download operation when it is “1”, and instructs the DSP 104 to perform a normal operation when it is “0” or “0”.
  • the signal “select address” indicates that the content of the signal “transfer data” is address information when it is “1”, and that it is instruction data when it is "0".
  • the signal “transfer clock” stores the signal “transfer data” in the address counter 106 or the instruction RAMI 08 at the falling edge. Whether the signal “transfer data” is stored in the address counter 106 or in the instruction RAMI 08 depends on the above logic state of the signal “address selection”.
  • the CPU 102 sequentially outputs the program of the DSP 104 stored in the specific area of the ROM 101 one byte at a time.
  • the signal “Count value” is the count value of 105 ternary count.
  • the signal “address counter output” is the value of address counter 106, indicating the address for instruction RAMI08.
  • the address for RAMI 08 advances by one.
  • the address counter 106 advances by one, and the DSP program is downloaded without inconsistency until the address counter 106 reaches 'AO + n'.
  • the signal “operation mode” is set to “0”, and the DSP 104 shifts to the normal operation.
  • the program area of the DSP 104 occupying the ROM 101 can be reduced to a capacity obtained by adding two bytes to the capacity of the instruction RAMI 08 by greatly reducing the address information.
  • FIG. 5 is a block diagram showing a configuration of the program download device according to the second embodiment of the present invention.
  • the difference between the program download device 300 of the second embodiment shown in FIG. 5 and the program download device 100 of the first embodiment is that the ROM 301, the control signal generator 302, the ternary counter 303, and the address It is located at the county evening 304.
  • the same components as those in the first embodiment (FIG. 3) in FIG. 5 are denoted by the same reference numerals as those in FIG. 3, and detailed description is omitted.
  • the control signal generator 302 is arranged in the memory space of the CPU 102. “Operation mode” and “Counter reset” which are the output signals of the control signal generator 302 , "Transfer clock”, and “transfer data” can be switched independently of the CPU 102 as control signals for the DSP 104.
  • the length of the signal “transfer data” is 1 byte.
  • FIG. 6 is a timing chart showing the operation of the program download device according to the second embodiment of the present invention.
  • the signal “operation mode” is “1”
  • the program download operation is instructed to the DSP 104
  • the signal is “0”
  • the normal operation is instructed to the DSP 104.
  • the signal “counter reset” is a negative logic reset signal for the address counter 304 and the ternary counter 303.
  • the signal “transfer clock” stores the signal “transfer data” in the instruction RAMI 08 at its falling edge. What is the signal “Transfer data”? 11102 sequentially outputs the DSP 104 program stored in the specific area of 101 301, one byte at a time.
  • the signal “count value” is the count value of the ternary counter 303.
  • the signal “address count output” is the value of the address counter 304 and indicates the address for the instruction RAM 108.
  • the address counter 304 is incremented by one, and the DSP program is sequentially and consistently downloaded until the address counter 304 reaches 'n'.
  • the signal “operation mode” is set to “0”, and the DSP 104 shifts to the normal operation.
  • the transfer time for one data transfer is 100 ns, the time required to complete the download is about 19.7 ms.
  • a program download device includes a rewritable first storage unit that stores a program, a processing unit that performs data processing according to the stored program, a program of the processing unit, Second storage means for storing an address initial value; control means for controlling transfer of the program from the second storage means to the first storage means with the address initial value at the head; transfer by the control means Counts at the time of control, and counts up when the count value reaches the value corresponding to the data length Bd of the first storage means. After loading the value, the address value is incremented every time the count value of the Bd-decimal count is counted up, and the address count is output to the first storage means. , And is adopted.
  • the transfer of the address information is minimized to reduce the time required for the down port, and the processing unit is immediately shifted to the next operation state.
  • the program area of the processing means stored in the second storage means in advance can be made substantially the same as the first storage means of the processing means.
  • a program download device includes a rewritable first storage unit for storing a program, a processing unit for performing data processing according to the stored program, and a program for the processing unit.
  • Second storage means for storing; control means for controlling the transfer of the program from the second storage means to the first storage means; and transfer control initialized at the beginning of transfer control by the control means.
  • Counting and when the count value becomes a value corresponding to the data length Bd of the first storage means, a Bd base count is counted up, and initialized at the beginning of the transfer control, And an address counter that increments the address value for each count-up of the Bd-decimal counter and outputs the incremented value to the first storage means.
  • the program area of the processing means stored in the second storage means in advance can be made equivalent to that of the first storage means of the processing means.
  • the program download device adopts a configuration according to the first aspect or the second aspect, wherein a Bd-adic counter and an address counter are provided in the processing means.
  • a program download device employs a configuration according to any one of the first to third aspects, wherein the processing means is a digital signal processing device.
  • the program can be transferred to the digital signal processing device in the same manner as in any one of the first to third aspects.
  • a communication terminal device employs a configuration including the program download device according to any one of the first to fourth aspects.
  • the program download method provides the program download method, wherein the program stored in the storage unit is transferred to a rewritable storage unit in a processing unit that performs data processing according to the program.
  • the program area of the processing means stored in the storage means in advance can be made substantially equivalent to the rewritable storage means of the processing means.
  • the program download method is characterized in that when the program stored in the storage means is transferred to the rewritable storage means in the processing means which performs data processing according to the program, The count value is incremented when the force value corresponding to the data length Bd of the possible storage means is reached.
  • the Bd base count is reset at the beginning of the transfer, and the count operation is performed.
  • the address value is stored in the rewritable storage means. After resetting the address counter to be output at the beginning of the transfer, the address value is incremented every time the Bd-based counter counts up.
  • the program download device described in the above embodiment can be mounted on various devices having a DSP that needs to be transferred to the instruction RAM. Examples of devices equipped with the above DSP include communication terminal devices (cellular phones, video communication terminals, portable information terminals, etc.), but any device equipped with a DSP that needs to be transferred to the instruction RAM is required. Good.
  • various processes can be performed promptly by reducing the time required for downloading, thereby improving the processing speed of the entire device.
  • the program storage area of the storage means is reduced, and the program download time apparatus for minimizing the program download time from the program storage area to the data processing apparatus is minimized.
  • a program download method can be provided.
  • the present specification is based on Japanese Patent Application No. 11-111595 filed on April 27, 1999. This content is included here. Industrial applicability

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Description

明 細 書 プログラムダウンロード装置およびプログラムダウン口一ド方法 技術分野
本発明は、 DSP (Digital Signal Processor)プログラム等のプログラムを ダウン口一ドするプログラムダウンロード装置およびプログラムダウンロー ド方法に関する。 背景技術
従来、 プログラムダウンロード装置およびプログラムダウンロード方法とし ては、 特開平 2— 213968号公報に記載されているものがある。
図 1は、 従来のプログラムダウンロード装置の構成を示すブロック図である。 図 1に示すプログラムダウンロード装置 500は、 ROM 501と、 CPU5 02と、 制御信号発生部 503と、 DS P 504とを備えて構成されている。 DSP 504は、 アドレスポインタ 505と、 命令デコーダ部 506と、 命令 RAM507とを備えて構成されている。
ROM 501、 CPU502および制御信号発生部 503の各々は、 ァドレ スバス 508およびデータバス 509で接続されている。 ァドレスボイン夕 5 05、 命令デコーダ部 506および命令 RAM507の各々は、 内部アドレス バス 510および内部データバス 51 1で接続されている。 さらに、 内部デ一 夕バス 511には制御信号発生部 503が接続されている。
ROM 501には、 DS Pプログラムをダウンロードするための CPU 50 2の実行プログラムと、 DSP 504のプログラムとが格納されている。
ROM501中の DS P 504のプログラム格納領域は、 アドレスポインタ 505に対応するアドレス情報， A i ' ( i =0, 1, 2， ···, n) となるァ ドレス情報高位バイト' AH i ' 、 アドレス情報低位バイト' AL の 2バ イトと、 命令データ高位バイト' DH i ' 、 命令デ一夕中位バイト' DM 、 命令データ低位バイト' DL の 3バイトとを 1組とした合計 5 X (n + 1) バイトとから成る。
制御信号発生部 503は、 CPU 502のメモリ空間内に配置され、 その出 力信号である 「動作モード」 、 「アドレス選択」 、 「転送クロック」 、 「転送 データ」 は、 D S P 504に対する制御信号として、 CPU 502から独立に、 それらの論理状態を切り替えることが可能となっている。
DSP 504は、 制御信号発生部 503からの出力信号によって、 その動作 が制御される。 D S P 504の内部においては、 アドレスポインタ 505に、 制御信号発生部 503から送られてきた転送デ一夕よりアドレス情報が格納 される。 命令 RAM507には、 転送デ一夕から命令データが格納される。 命 令デコーダ部 506では、 命令 RAM 507のプログラム内容が参照されて、 演算処理を実行する動作が行われる。
プログラムダウンロード動作時には、 アドレスポインタ 505が内部アドレ スバス 510を占有し、 制御信号発生部 503からの転送データが内部データ バス 51 1を占有する。
DS P 504のプログラムダウンロードが完了し演算処理動作が開始され ると （以下 「通常動作」 という。 ） 、 命令デコーダ部 506が内部アドレスバ ス 510を占有し、 命令 RAM 507が内部データバス 51 1を占有する。 ここでは、 一例として命令 RAM507のアドレス長を 16ビット （=2ノ イト） 、 デ一夕長を 24ビット （Bd = 3バイト） としている。 一方、 制御信 号発生部 503からの転送データ長は、 DSP 504の外部イン夕一フェース 信号数を減らすために 8ビット （=1バイト） となっている。
図 2は、 制御信号発生部 503からの出力信号とアドレスポインタ 505の 動作を示すタイミング図である。
DSP 504に対して、 信号 「動作モード」 は、 ' 1 ' のときプログラムダ ゥンロード動作を指示し、 ' 0' のとき通常動作を指示する。 信号 選択」 は、 ' 1 ' のとき転送データがアドレス情報であることを示し、 ' 0 ' のとき命令デー夕であることを示す。
信号 「転送クロック」 は、 その立ち下がりエッジにて、 転送データをァドレ スポインタ 505または命令 RAM 507に格納する。 転送データをアドレス ポインタ 50に格納するか命令 RAM 507に格納するかは、 信号 「ァドレス 選択」 の論理状態に依存する。
信号 「転送データ」 には、 CPU 502が ROM 501の特定領域に格納さ れた D S P 504のプログラムを 8ビットづっ順次出力する。
最初に、 プログラムダウンロード動作では （信号 「動作モード」 =' 1， ） 、 アドレスポインタ 505には、 信号「アドレス選択」 =' 1 ' のとき、信号「転 送クロック」 の立ち下がりエッジ毎に信号 「転送データ」 内容' AH0' ， ' AL 0' が格納され、 これらがバイト結合されて 2バイトとなった' AO' は、 内部ァドレスバス 510に出力される。
信号「アドレス選択」 =' 0' のとき、 アドレスポインタ 505の内容は、 ， AO' にホールドされ、 命令 RAM507に対するアドレスを指し示す。
次に、 信号 「転送クロック」 の立ち下がりエッジ毎に、 命令 RAM507の アドレス' AO' の格納領域に、 信号 「転送デ一夕」 内容' DH0' ， ' DM 0' , ' DL 0' が順次格納される。
以降同様に、 一通り DS P 504のプログラムダウンロードが完了するまで これらの手順が' n+ 1 ' 回繰り返される。 これにより、 プログラムダウン口 ードを完了すると、 信号 「動作モード」 =' 0' とされることにより、 DSP 504は通常動作へ移行する。
しかしながら、 従来のプログラムダウンロード装置においては、 命令 RAM 507のアドレス情報と命令データ各々に対して、 信号 「転送デ一夕」 長であ るバイト単位で分割転送する構成となっているため、 命令 RAM 507の容量 が増大するほどデータ転送回数が大幅に増大し、 プログラムダウンロードの所 用時間が伸長するという問題がある。 例えば、 命令 RAM507のアドレス長およびデータ長を、 各々 B aバイト、 Bdバイトとし、 アドレスポインタ 1 1が' An' となるまで転送ダウンロー ドするものとした場合、 データの転送回数即ち転送クロックの数は、 （Ba + Bd) X (n+ 1) となる。 図 1の例では、 B a = 2、 Bd = 3となり、 命令 RAM 507の全領域をダウンロードした場合には、 n = 0 X f f f f = 65
535なので、 データ転送回数は、 （2 + 3) X (65535 + 1) = 327
680回に達する。 仮に 1回のデータ転送時間を 100 n sとすると、 プログ ラムダウンロードに要する時間が約 32.7msとなり、これを経過しないと D S P 504が通常動作に移行できない。
また、 一般に、 アドレスポインタ 505の値は、 等差級数的に 0， 1， 2， ···, nと増加するか、 n, n— 1， n— 2， ···， 0と減少するかであるにも関 わらず、 ROM501には、 アドレスポインタ 505に格納されるアドレス情 報も、 格納しておく必要がある。 このため、 CPU502に割り当てるプログ ラム空間が圧迫され、 その分だけ ROM501の格納領域が増大するという問 題がある。 発明の開示
本発明の目的は、 記憶手段のプログラム格納領域を削減し、 そのプログラム 格納領域からデータ処理装置へのプログラムダウンロード時間を極力最小限 に抑えるプログラムダウン口一ド装置およびプログラムダウンロード方法を 提供することである。
この目的は、 次に示す処理を行うことにより達成される。 すなわち、 ROM にデータの処理手段のプログラムおよびアドレス初期値を格納し、 この格納さ れたァドレス初期値を先頭にプログラムを ROMから処理手段の RAMに転 送する制御を行う場合に、 RAMのデータ長 （例えば 3バイト） に対応した数 カウント動作を繰り返す 3進カウン夕力 転送制御時に用いられるクロック信 号に応じてカウントを行い、 一方、 アドレスカウンタが、 ROMのアドレス初 期値をロードした後、 3進カウン夕のカウントアップ毎にァドレス値をインク リメントして RAMへ出力する。 図面の簡単な説明
図 1は、 従来のプログラムダウンロード装置の構成を示すブロック図； 図 2は、 従来のプログラムダウンロード装置の動作を示すタイミング図； 図 3は、 本発明の実施の形態 1にかかるプログラムダウンロード装置の構成 を示すブロック図；
図 4は、 上記実施の形態 1にかかるプログラムダウンロード装置の動作を示 すタイミング図；
図 5は、 本発明の実施の形態 2にかかるプログラムダウンロード装置の構成 を示すブロック図；
図 6は、 上記実施の形態 2にかかるプログラムダウンロード装置の動作を示 すタイミング図である。 発明を実施するための最良の形態
以下、 本発明を実施するための最良の形態について、 図面を参照して詳細 に説明する。
(実施の形態 1 )
図 3は、 本発明の実施の形態 1にかかるプログラムダウンロード装置の構 成を示すブロック図である。 図 3に示すプログラムダウンロード装置 100 は、 ROM101と、 CPU102と、 制御信号発生部 103と、 DSP 1 04とを備えて構成されている。 DSP 104は、 3進カウン夕 105と、 アドレスカウンタ 106と、 命令デコーダ部 107と、 命令 RAMI 08と を備えて構成されている。
ROM101、 CPU 102および制御信号発生部 103の各々は、 アド レスバス 109およびデータバス 110で接続されている。 アドレスカウン 夕 106、 命令デコーダ部 107および命令 RAM 108の各々は、 内部ァ ドレスバス 1 1 1および内部データバス 1 12で接続されている。 内部デー 夕バス 1 12には制御信号発生部 103が接続されている。 制御信号発生部 103とァドレスカウン夕 106との間には、 3進カウン夕 105が接続さ れている。
ROM 101には、 CPU 102のプログラムおよび D S P 104のプロ グラムが格納されている。 ROM 101中の D S P 104のプログラム格納 領域は、 主に、 アドレスカウンタ 106の初期値' AO' となるアドレス情 報初期値高位バイト' AH 0 ' 、 アドレス情報初期値低位バイト' AL 0 ' の 2バイトと、 命令デ一夕上位バイト' DH i ' 、 命令データ中位バイト' DM 、 命令データ下位バイト， DL ( i =0, 1， 2, …， n) の 3バイトの計 2 + 3 X (n+ 1) バイトから構成される。
制御信号発生部 103は、 CPU 102のメモリ空間内に配置されている。 制御信号発生部 103の出力信号である 「動作モード」 、 「ァドレス選択」 、 「転送クロック」 および 「転送データ」 は、 DSP 104に対する制御信号 として、 CPU102から独立に、 それらの論理状態を切り替えることが可 能となっている。 ここで、 信号 「転送データ」 長は 1バイトである。
DSP 104は、 制御信号発生部 103からの出力信号により、 その動作 が制御される。 DS P 104の内部において、 3進カウンタ 105は、 制御 信号発生部 103から送られてきた転送デ一夕がアドレス情報である場合に は' 0' に初期化され、 上記転送データが命令データである場合には転送ク ロック毎にカウントアップし、 このカウント値が' 2' に達する度にパルス を発生する。
アドレスカウンタ 106は、 制御信号発生部 103から送られてきた転送 データがアドレス情報である場合には、 そのアドレス情報， AO' をロード し、 3進カウン夕 105の出力パルス毎に初期値' A0' をインクリメント する。 命令 RAMI 08は転送データから命令データを格納する。 命令デコ ーダ部 107は、 命令 RAMI 08のプログラム内容を参照して演算処理を 実行する。
プログラムダウンロード動作時には、 アドレスカウンタ 106が内部アド レスバス 1 1 1を占有し、 制御信号発生部 103からの転送デ一夕が内部デ —夕バス 1 12を占有する。
DSP 104がプログラムダウンロードを完了し通常動作に入ると、 命令 デコーダ部 107が内部アドレスバス 1 11を占有し、 命令 RAMI 08が 内部データバス 1 12を占有する。
図 4は、 本発明の実施の形態 1にかかるプログラムダウンロード装置の動 作を示すタイミング図である。 この図 4において、 信号「動作モード」 は、 ' 1 'のときにプログラムダウンロード動作を DSP 104に対して指示し、 ， 0' のときに通常動作を DSP 104に対して指示する。 信号 「アドレス選 択」 は、 ' 1 ' のときに信号 「転送データ」 の内容がアドレス情報であるこ とを示し、 ， 0' のときに命令データであることを示す。
信号「転送クロック」 は、 その立ち下がりエッジにて、 信号 「転送データ」 をアドレスカウンタ 106または命令 RAMI 08に格納する。 信号 「転送 データ」 をアドレスカウン夕 106に格納するか命令 RAMI 08に格納す るかは、 信号 「アドレス選択」 の上記論理状態に依存する。
信号 「転送データ」 には、 CPU102が ROM101の特定領域に格納 された DSP 104のプログラムを 1バイトづっ順次出力する。 信号 「カウ ント値」 は、 3進カウン夕 105のカウント値である。 信号 「カウント値 = 2」 は、 3進カウンタ 105の出力信号であり、 カウント値が 2となったと きに' 1 ' を出力する。 信号 「アドレスカウンタ出力」 は、 アドレスカウン 夕 106の値であり命令 RAMI 08に対するアドレスを指し示す。
信号 「動作モード」 =' 1 ' でのプログラムダウンロード動作では、 最初 にアドレスカウンタ 106に、 信号 「アドレス選択」 =' 1 ' のとき、 信号 「転送クロック」の立ち下がりエツジ毎に信号「転送データ」内容' AH 0 ' , ' AL 0 ' がロードされ、 これらがバイト結合された 2バイトのアドレス初期 値' AO' が内部アドレスバス 1 1 1に出力される。 このとき、 3進カウン 夕 105は、 カウント値 =' 0' に初期化される。
次に、 信号 「アドレス選択」 =' 0' のとき、 信号 「転送クロック」 の立 ち下がりエッジ毎に、 命令 RAM 108のアドレス' AO' の格納領域に、 信号 「転送データ」 の内容' DH0' ， ， DM0' , ， DL 0， が順次格納 される。
3進カウンタ 105は、 信号「転送クロック」 の立ち下がりエッジ毎に 0， 1， 2と繰り返しカウントし、 値が' 2' に合致すると信号 「カウント値 = 2」 =' 1 ' のパルスを発生する。
アドレスカウン夕 106は、 信号 「カウント値 =2」 =' 1 ' のとき、 信 号 「転送クロック」 の立ち下がりエッジに初期値， A0， をインクリメント した値， A0 + 1 ' に更新され、 命令 RAMI 08に対するアドレスが 1つ 進む。
以降同様に、 3バイトの命令データが転送され命令 RAM 108に格納さ れる度にアドレスカウンタ 106が 1つ進み、 アドレスカウンタ 106が' AO + n' まで順次矛盾なく DSPプログラムがダウンロードされる。 ダウ ンロードが完了すると、 信号 「動作モード」 が' 0' とされることにより、 DS P 104は通常動作へ移行する。
このように、実施の形態 1のプログラムダウンロード装置 100によれば、 D S Pプログラムのダウンロードに要する転送デ一夕の転送回数即ち転送ク ロックの数は、 命令 RAMI 08のアドレス長 B a = 2バイト、 データ長 B d = 3バイトのとき、 Ba + Bdx (n+ 1) となる。
したがって、 命令 RAMI 08の全領域をダウンロードするには n = 65 535なので、 データ転送回数は、 2 + 3X (65535 + 1) = 1966 10回となり、従来の 327680回と比較して大幅に抑えることができる。 ここで、 1回のデータ転送時間が 100 n sのとき、 ダウンロード完了に要 する時間は約 19.7msで済み、 従来の約 32. 7msと比較して大幅に短 縮することができる。
また、 ROM 101に占める DS P 104のプログラム領域は、 アドレス 情報分が大幅に削減されて命令 RAMI 08容量に 2バイト加えた容量に抑 えることができる。
さらに、 命令 RAM 108のアドレス長 B a = 2バイト、 データ長 Bd = 5バイトのときには、 3進カウン夕 105に代えて 5進カウンタを用い、 デ 一夕長 Bd= 10バイトのときには、 3進カウンタ 105に代えて 10進力 ゥン夕を用い、 データ長 B d = pバイトのときには、 3進カウン夕 105に 代えて p進カウン夕を用いることにより、 上記同様の作用効果を得ることが できる。 なお、 DSP 104は、 プログラムに応じてデータ処理を行う装置 であれば、 上記構成を適用することができる。
(実施の形態 2)
図 5は、 本発明の実施の形態 2にかかるプログラムダウンロード装置の構 成を示すプロック図である。 図 5に示す実施の形態 2のプログラムダウン口 ード装置 300が、 実施の形態 1のプログラムダウンロード装置 100と異 なる点は、 ROM301と、 制御信号発生部 302と、 3進カウンタ 303 と、アドレスカウン夕 304とにある。なお、図 5における実施の形態 1 (図 3) と同様の構成については、 図 3におけるものと同一の符号を付して、 詳 しい説明を省略する。
ROM301中の DS P 104のプログラム格納領域は、 主に、 命令デー 夕上位バイト' DH i ' 、 命令データ中位バイト' DM 、 命令データ下 位バイト， DL i， ( i =0, 1， 2, …， n) の計 3 X (n+ 1) バイ卜 とから構成される。
制御信号発生部 302は、 CPU 102のメモリ空間内に配置されている。 制御信号発生部 302の出力信号である 「動作モード」 、 「カウン夕リセッ ト」 、 「転送クロック」 および 「転送データ」 は、 DSP 104に対する制 御信号として、 CPU 102から独立に、 それらの論理状態を切り替えるこ とが可能となっている。 ここで、 信号 「転送データ」 長は 1バイトである。
3進カウン夕 303は、 信号 「カウン夕リセッ卜」 =' 0 ' である場合に' 0' に初期化され、 信号 「カウンタリセット」 =' 1 ' である場合に転送ク ロック毎にカウントアップし、 この時の値が' 2' に達する度にパルスを発 生するようになっている。
アドレスカウンタ 304は、 信号 「カウンタリセット」 =, 0' である場 合に' 0' に初期化され、 3進カウン夕 303の出力パルス毎に順次アドレ スを' 0' からインクリメントするようになっている。
図 6は、 本発明の実施の形態 2にかかるプログラムダウンロード装置の動 作を示すタイミング図である。 この図 6において、 信号 「動作モード」 は、 ' 1 'のときにプログラムダウンロード動作を DS P 104に対して指示し、 ， 0' のときに通常動作を DS P 104に対して指示する。
信号 「カウン夕リセット」 は、 アドレスカウンタ 304および 3進カウン 夕 303に対する負論理のリセット信号である。 信号 「転送クロック」 は、 その立ち下がりエッジにて、 信号 「転送デ一夕」 を命令 RAMI 08に格納 する。 信号 「転送データ」 には、 じ？11102が1 01^301の特定領域に 格納された DSP 104のプログラムを 1バイトづっ順次出力する。
信号「カウント値」は、 3進カウンタ 303のカウント値である。信号「力 ゥント値 =2」 は、 3進カウン夕 303の出力信号であり、 カウント値が 2 となったときに' 1 ' を出力する。
信号 「アドレスカウン夕出力」 は、 アドレスカウンタ 304の値であり命 令 RAM 108に対するァドレスを指し示す。
信号 「動作モード」 ==， 1 ' の場合のプログラムダウンロード動作では、 最初に信号 「カウン夕リセット」 =' 0' とすることで、 アドレスカウン夕 304は， 0， に初期化され、 この値を内部アドレスバス 11 1に出力する。 このとき、 3進カウン夕 303は、 カウント値-' 0' に初期化される。 次に、 信号 「カウン夕リセット」 =' 1 ' のとき、 信号 「転送クロック」 の立ち下がりエッジ毎に命令 RAM 108のアドレス' 0' の格納領域に、 信号 「転送データ」 の内容， DH0， ， ' DM0 ' , ' DL 0 ' が順次格納 される。
3進カウンタ 303は、 信号「転送クロック」 の立ち下がりエッジ毎に 0， 1, 2と繰り返しカウントし、 値が' 2' に合致すると信号 「カウント値 = 2」 =' 1 ' のパルスを発生する。
アドレスカウン夕 304は、 信号 「カウント値 =2」 =' 1 ' のとき信号 「転送クロック」 の立ち下がりエッジで初期値' 0' をインクリメントした 値' 1 ' に更新され、 命令 RAMI 08に対するアドレスが 1つ進む。
以降同様に、 3バイトの命令データが転送され命令 RAM 108に格納さ れる度にアドレスカウンタ 304が 1つ進み、 アドレスカウン夕 304が' n' まで順次矛盾なく DSPプログラムがダウンロードされる。 ダウン口一 ドが完了すると、 信号 「動作モード」 を' 0' とされることにより、 DSP 104は通常動作へ移行する。
このように、実施の形態 2のプログラムダウンロード装置 300によれば、 D S Pプログラムのダウンロードに要する転送デ一夕の転送回数即ち転送ク ロックの数は、 命令 RAM 108のデ一夕長 B d (=3バイト） のとき、 B d X (n+ 1) となる。
したがって、 命令 RAMI 08の全領域をダウンロードするには n = 65 535なので、 データ転送回数は、 3X (65535 + 1) = 196608 回に抑えることができる。 ここで、 1回のデ一夕転送時間が 100 ns のと き、 ダウンロード完了に要する時間は約 19.7msで済む。
また、 ROM301に占める DSP 104のプログラム領域は、 命令デ一 夕分だけとなり命令 RAMI 08の容量と合致させることができ、 実施の形 態 1よりもさらに小容量とすることができる。 ①本発明の第 1の態様のプログラムダウンロード装置は、 プログラムを格納 する書換え可能な第 1記憶手段を備え、 前記格納されたプログラムに応じて データ処理を行う処理手段と、 前記処理手段のプログラムおよびアドレス初 期値を格納する第 2記憶手段と、 前記アドレス初期値を先頭に前記プログラ ムを前記第 2記憶手段から前記第 1記憶手段に転送する制御を行う制御手段 と、 この制御手段による転送制御時にカウントを行い、 このカウント値が前 記第 1記憶手段のデータ長 B dに対応する値となった場合にカウントアップ する B d進カウン夕と、 前記制御手段による転送制御時に前記アドレス初期 値をロードした後、 前記 B d進カウン夕のカウントアップ毎にアドレス値を 歩進して前記第 1記憶手段へ出力するアドレスカウン夕と、 を具備する構成 を採る。
この構成によれば、 処理手段のプログラムをダウンロードする際に、 アド レス情報の転送を最小限に抑えてダウン口一ド所用時間を削減し、 速やかに 処理手段を次の動作状態へ移行させることが可能となり、 また、 予め第 2記 憶手段に格納される処理手段のプログラム領域を、 処理手段の第 1記憶手段 とほぼ同等とすることが可能となる。
②本発明の第 2の態様のプログラムダウンロード装置は、 プログラムを格納 する書換え可能な第 1記憶手段を備え、 前記格納されたプログラムに応じて データ処理を行う処理手段と、 前記処理手段のプログラムを格納する第 2記 憶手段と、 前記プログラムを前記第 2記憶手段から前記第 1記憶手段に転送 する制御を行う制御手段と、 この制御手段による転送制御の初めに初期化さ れ、 前記転送制御時にカウントを行い、 このカウント値が前記第 1記憶手段 のデータ長 B dに対応する値となった場合にカウントアップする B d進カウ ン夕と、 前記転送制御の初めに初期化され、 前記 B d進カウンタのカウント ァップ毎にァドレス値を歩進して前記第 1記憶手段へ出力するァドレスカウ ン夕と、 を具備する構成を採る。 この構成によれば、 処理手段のプログラムをダウンロードする際に、 アド レス情報の転送を無くしてダウンロード所用時間を削減し、 速やかに処理手 段を次の動作状態へ移行させることが可能となり、 また、 予め第 2記憶手段 に格納される処理手段のプログラム領域を、 処理手段の第 1記憶手段と同等 とすることが可能となる。
③本発明の第 3の態様のプログラムダウンロード装置は、 第 1の態様または 第 2の態様において、 B d進カウン夕およびアドレスカウン夕が処理手段に 設けられている構成を採る。
この構成によれば、 B d進カウン夕およびァドレスカウン夕の機能を備え た処理手段を 1チップ化することができる。
④本発明の第 4の態様のプログラムダウンロード装置は、 第 1の態様から第 3の態様のいずれかにおいて、 処理手段が、 ディジタル信号処理装置である 構成を採る。
この構成によれば、 ディジタル信号処理装置に、 第 1の態様から第 3の態 様のいずれかと同様にプログラムを転送することができる。
⑤本発明の第 5の態様の通信端末装置は、 第 1の態様から第 4の態様のいず れかのプログラムダウンロード装置を備えた構成を採る。
この構成によれば、 ダウンロード所要時間を削減することにより、 速やか に各種処理を行うことができるので、 装置全体の処理速度を向上させること ができる。
⑥本発明の第 6の態様のプログラムダウンロード方法は、 記憶手段に格納さ れたプログラムを、 このプログラムに応じてデータ処理を行う処理手段にお ける書換可能記憶手段に転送する場合に、 前記記憶手段にァドレス初期値を 格納し、 前記書換可能記憶手段のデータ長 B dに対応するカウント値となつ た場合にカウントアップする B d進カウンタを前記転送時にカウント動作さ せ、 前記書換可能記憶手段にアドレス値を出力するアドレスカウン夕が、 前 記転送時に前記アドレス初期値をロードした後、 前記 B d進カウン夕のカウ ントアツプ毎に前記ァドレス値を歩進するようにした。
この方法によれば、 処理手段のプログラムをダウンロードする際に、 アド レス情報の転送を最小限に抑えてダウンロード所用時間を削減し、 速やかに 処理手段を次の動作状態へ移行させることが可能となり、 また、 予め記憶手 段に格納される処理手段のプログラム領域を、 処理手段の書換可能記憶手段 とほぼ同等とすることが可能となる。
⑦本発明の第 7の態様のプログラムダウンロード方法は、 記憶手段に格納さ れたプログラムを、 このプログラムに応じてデータ処理を行う処理手段にお ける書換可能記憶手段に転送する場合に、 前記書換可能記憶手段のデータ長 B dに対応する力ゥント値となった場合にカウントアップする B d進カウン 夕を、 前記転送の初めにリセットしたのちカウント動作させ、 前記書換可能 記憶手段にァドレス値を出力するァドレスカウンタを、 前記転送の初めにリ セットした後、 前記 B d進カウン夕のカウントアップ毎に前記アドレス値を 歩進させるようにした。
この方法によれば、 処理手段のプログラムをダウンロードする際に、 アド レス情報の転送を無くしてダウンロード所用時間を削減し、 速やかに処理手 段を次の動作状態へ移行させることが可能となり、 また、 予め記憶手段に格 納される処理手段のプログラム領域を、 処理手段の書換可能記憶手段と同等 とすることが可能となる。 なお、 上記実施の形態で説明したプログラムダウンロード装置は、 命令 R A Mへの転送が必要な D S Pを搭載する様々な装置に搭載可能なものである。 上記 D S Pを搭載する装置としては、 通信端末装置 （携帯電話、 動画像通信 端末や携帯情報端末等） 等が挙げられるが、 命令 R AMへの転送が必要な D S Pを搭載する装置であれば何でもよい。 上記プログラムダウンロード装置 を搭載した装置においては、 ダウンロード所要時間を削減することにより、 速やかに各種処理を行うことができるので、 装置全体の処理速度を向上させ ることができる。 以上説明したように、 本発明によれば、 記憶手段のプログラム格納領域を 削減し、 そのプログラム格納領域からデー夕処理装置へのプログラムダウン ロード時間を極力最小限に抑えるプログラムダウン口一ド装置およびプログ ラムダウンロード方法を提供することができる。 本明細書は、 平成 1 1年 4月 2 7日出願の特願平 1 1一 1 1 9 5 9 5号に基 づくものである。 この内容をここに含めておく。 産業上の利用可能性
本発明は、 D S Pプログラム等のプログラムをダウンロードするプログラム ダウンロード装置の分野に利用するのに好適である。

Claims

請求の範囲
1 . プログラムを格納する書換え可能な第 1記憶手段を備え、 前記格納された プログラムに応じてデータ処理を行う処理手段と、 前記処理手段のプログラム およびァドレス初期値を格納する第 2記憶手段と、 前記ァドレス初期値を先頭 に前記プログラムを前記第 2記憶手段から前記第 1記憶手段に転送する制御 を行う制御手段と、 この制御手段による転送制御時にカウントを行い、 この力 ゥント値が前記第 1記憶手段のデータ長 B dに対応する値となった場合に力 ゥントアップする B d進カウン夕と、 前記制御手段による転送制御時に前記ァ ドレス初期値をロードした後、 前記 B d進カウン夕のカウントアップ毎にアド レス値を歩進して前記第 1記憶手段へ出力するアドレスカウン夕と、 を具備す るプログラムダウンロード装置。
2 . プログラムを格納する書換え可能な第 1記憶手段を備え、 前記格納された プログラムに応じてデータ処理を行う処理手段と、 前記処理手段のプログラム を格納する第 2記憶手段と、 前記プログラムを前記第 2記憶手段から前記第 1 記憶手段に転送する制御を行う制御手段と、 この制御手段による転送制御の初 めに初期化され、 前記転送制御時にカウントを行い、 このカウント値が前記第 1記憶手段のデータ長 B dに対応する値となった場合にカウントアップする B d進カウン夕と、 前記転送制御の初めに初期化され、 前記 B d進カウン夕の カウントアツプ毎にァドレス値を歩進して前記第 1記憶手段へ出力するァド レスカウンタと、 を具備するプログラムダウンロード装置。
3 . B d進カウン夕およびアドレスカウン夕が処理手段に設けられている請求 項 1または請求項 2に記載のプログラムダウンロード装置。
4 . 処理手段が、 ディジタル信号処理装置である請求項 1から請求項 3のいず れかに記載のプログラムダウンロード装置。
5 . 請求項 1から請求項 4のいずれかに記載のプログラムダウンロード装置を 備えた通信端末装置。
6 . 記憶手段に格納されたプログラムを、 このプログラムに応じてデータ処理 を行う処理手段における書換可能記憶手段に転送する場合に、 前記記憶手段に ァドレス初期値を格納し、 前記書換可能記憶手段のデータ長 B dに対応する力 ゥント値となった場合にカウントアップする B d進カウンタを前記転送時に カウント動作させ、 前記書換可能記憶手段にアドレス値を出力するアドレス力 ゥン夕が、 前記転送時に前記アドレス初期値をロードした後、 前記 B d進カウ ン夕のカウントアツプ毎に前記ァドレス値を歩進するプログラムダウン口一 ド方法。
7 . 記憶手段に格納されたプログラムを、 このプログラムに応じてデータ処理 を行う処理手段における書換可能記憶手段に転送する場合に、 前記書換可能記 憶手段のデータ長 B dに対応するカウント値となった場合にカウントアップ する B d進カウン夕を、 前記転送の初めにリセッ卜したのちカウント動作させ、 前記書換可能記憶手段にアドレス値を出力するアドレスカウンタを、 前記転送 の初めにリセットした後、 前記 B d進カウン夕のカウントアツプ毎に前記ァド レス値を歩進させるプログラムダウンロード方法。
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