JPH03294946A - 記憶制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、記憶制御装置に関し、特に高速なパラレル
−シリアル変換機能を有する記憶制御装置に関するもの
である。

〔従来の技術〕

第４図は従来のパラレル−シリアル変換機能を有する記
憶制御装置の構成を示す図である。

第４図において、１はｍビットのアドレン、により、ｎ
ビットのパラレルメモリデータを出力するメモリ、２は
ｌビットのカウンタ出力によりｎビットのパラレルメモ
リデータをシリアルデータに変換するマルチプレクサ、
３は！ビットのカウンタ出力により制御され、ｍビット
のアドレスを発生し、メモリ１を制御するアドレス発生
器、４はクロック人力により、ｉビットのカウントを行
い、マルチプレクサ２とアドレス発生器３を制御するカ
ウンタ、５はクロック入力により、マルチプレクサ２か
らのシリアルデータを保持し、出力するフリップフロッ
プ、６はカウンタ４を制御するクロック信号を入力する
クロック入力端子、７はフリップフロップ５より出力さ
れるシリアルデータ出力端子である。

次に動作について説明する。

説明の簡単化のために、メモリ１は４ビツトのアドレス
入力（ｍ＝４）で、８ビツトのパラレルメモリデータ（
ｎ＝８）を出力するものとする。

また、マルチプレクサ２は３ビツトのカウンタ出力（／
！＝３）で８ビツトのパラレルメモリデータをシリアル
データに変換するものとし、カウンタ４はクロック入力
の立ち上がりでカウントアンプし、初期値（０００）か
ら（１１１）までを繰り返しカウントするものとする。

さらに、アドレス発生器３は初期値（ＯＯＱ　Ｏ）をも
ち、カウンタ４の出力が（０００）になったときだけア
ドレスを１つ増加させるものとする。

以下、第５図、第６図の動作タイムチャートを用いて説
明を続ける。

第５図において、（ａｌはクロック入力端子６の入力、
山）はアドレス発生器３の４ビツトアドレス出力、（Ｃ
）はカウンタ４の３ビツト出力、（ｄｌはメモリ１の８
ビツトパラレル出力、（ｅ）はマルチプレクサ２のシリ
アル出力、（ｆ）はフリップフロップ５の出力波形図で
ある。

クロック入力端子の入力ａの１回目の立ち上がりにおい
て、カウンタ４の３ビツト出力Ｃは（１１１）から（Ｏ
ＯＯ）に変化し、アドレス発生器３の４ビツトアドレス
ｂは（００００）から（０００１）にカウントアンプさ
れている。このとき、マルチプレクサ２のシリアル出力
ｅは１バイト目の最終ビットから２バイト目の先頭ビ・
ノドに変化すべきである。

メモリ１の８ビツトパラレル出力ｄは４ビ・ノドアドレ
ス出力すの（００００）から（０００１）へのカウント
アツプに伴い、アクセスタイム８を経過したのち、１バ
イト目出力Ｄ　１　（１）〜Ｄ　８　（１）から２バイ
ト目出力Ｄ　１　（２）〜Ｄ　８　（２）へと変化する
。

この変化に伴い、マルチプレクサ２のシリアル出力ｅは
マルチプレクサ変換時間９を経過したのち、２バイト目
の第１ビツトであるＤ　１　（２）を正常に出力する。

マルチプレクサ２のシリアル出力ｅはクロック入力端子
６の入力ａによりフリップフロップ５にとりこまれ出力
される。

この過程において、クロック人力ａの立ち上がりで４ビ
ツトアドレス出力すが変化し、アクセスタイム８後にメ
モリ１の８ビツトパラレル出力が出力されるため、アク
セスタイム８の期間はメモリ１の８ビツトパラレル出力
ｄは変化せず、１バイト目のデータＤ　Ｉ　（１）〜Ｄ
　８　（１）を出力している。

しかしご３ビットカウンタ出力Ｃは既に（０００）に変
化しているため、マルチプレクサ２のシリアル出力ｅは
１バイト目の先頭ビットＤ　１　（１）となる。

即ち、２バイト目の第１ビツトであるＤ　１　（２）を
期待する箇所に１バイト目の第１ビツトであるＤｌ（１
）を誤出力しているのである。

この従来例においては、フリップフロップ５でマルチプ
レクサ２のシリアル出力ｅをとりこむ構成としであるた
め、クロック人力ａの周期がアクセスタイム８と比較し
て長い、つまり周波数が低いと誤動作は起こさない。し
かし、第６図に示すようにクロック周波数が高くなり、
クロック人力ａの周期がアクセスタイム８と同等になる
と、誤動作を起こす。その理由は、アクセスタイム８に
よる遅延のため発生しているマルチプレクサ２のシリア
ル出力ｅの誤出力であるＤ　１　（１）をクロック人力
ａでフリップフロップ５に取り込んでしまうためである
。

〔発明が解決しようとする課題〕

従来の記憶制御装置は、以上のように構成されているの
で、アクセスタイムがクロック周期と同等になると誤動
作するため、最高クロック周波数がメモリのアクセスタ
イムにより制限されてしまうという問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、メモリのアクセスタイムに依存しないパラ
レル−シリアル変換機能を有する記憶制御装置を得るこ
とを目的とする。

〔課題を解決するための手段］ 本発明に係る記憶制御装置は、ｎビットのパラレルデー
タを出力する記憶手段からの読み出し動作を制御するも
のであり、！ビットのカウンタと、前記記憶手段のアド
レスを発生させるアドレス発生器と、前記記憶手段から
のｎ　（＝２Ｌ）ビットのパラレルデータを記憶するｎ
ビット記憶回路と、ｎビット記憶回路からのｎビットの
パラレルデータをシリアルデータとするパラレル−シリ
アル変換器と、前記ｎビット記憶回路にイネーブル信号
を出力するイネーブル信号発生器とを備え、前記！ビッ
トのカウンタの出力が前記パラレル−シリアル変換器の
制御信号であり、ｎビットのパラレルデータの先頭ビッ
ト（ＬＳＢもしくはＭＳＢ）を出力する時、前記ｎビッ
ト記憶回路が前記イぶ−プル信号発生器からのイネーブ
ル信号を用いて前記記憶手段からのｎビットのパラレル
データを記憶し、記憶後、アドレス発生器の値を変化さ
せるものである。

〔作用〕

この発明によれば、ｎビットのパラレルデータの先頭ピ
ッ）　（ＬＳＢもしくはＭＳＢ）を出力する時、記憶手
段からのｎビットパラレルデータを記憶回路に記憶した
上で、アドレス発生器の値を変化させて、記憶手段に次
に出力すべきｎビットパラレルデータを準備させておく
ので、メモリのアクセスタイムよりクロックのスピード
が速い場合にも、誤ったデータが出力されるのを防止で
きる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図は本発明の一実施例による記憶制御装置を示し、
図において、１ｏはメモリ１からのｎビットパラレルデ
ータを記憶するラッチ、１１はカウンタ４の出力により
ラッチ１０を制御するイネーブル信号発生器、１２はイ
ネーブル信号発生器１１の出力により、メモリに与える
アドレスを変化させるアドレス発生器である。

説明の簡単化のために、従来の動作説明と同様の設定と
する。記憶手段であるメモリ１は４ビツトアドレス（ｍ
＝４）で制御され、８ビツトのパラレルデータ（ｎ＝８
）を出力する。パラレル−シリアル変換器であるマルチ
プレクサ２は３ビフトカウンタ４の出力（／＝３）によ
り制御され、３ビツトカウンタ値が（ＯＯＯ）のとき、
８ビツトパラレルデータをシリアル変換したシリアルデ
ータの先頭ビットを出力し、３ビツトカウンタの値が「
１」増す毎に次のシリアルデータを出力する。カウンタ
４はクロック入力端子６からのクロック入力により初期
値（ＯＯＯ）から１ずつカウントアツプする３ビツトカ
ウンタであり、そのカウント値は（１１１）になると（
０００）に変化する。

イネーブル信号発生器１１は、カウンタ４の出力が（０
００）に初期設定したときあるいは（１１１）から（Ｏ
ＯＯ）に変化したとき、ランチ１０をスルー状態とし、
一定時間後にラッチ１０をランチ状態とするラッチイネ
ーブル信号を出力する。

アドレス発生器１２はメモリ１に対しｍビットのアドレ
スを与えており、初期値（ＯＯ００）を持つ。アドレス
値が（ＯＯＯＯ）のとき、メモリは１バイト目のパラレ
ルデータを出力し、アドレス値が１増す毎にメモリは以
降のバイトのパラレルデータを出力する。

アドレス値のインクリメントはイネーブル信号発生器１
１からラッチ１０に対して出力されているラッチイネー
ブル信号をアドレス発生器１２が検出し、ラッチ１０が
メモリ１のデータをランチ完了した状態で行われる。

第２図は第１図に示す記憶制御回路の動作タイムチャー
トである。

図中、１３ａ、１３ｂは先頭ビットの出力クロツク、ｇ
はアドレス発生器１２の４ビツトアドレス出力、ｈはイ
ネーブル信号発生器１１の出力、ｉはラッチ１０の８ビ
ツトパラレル出力である。

次に、この第２図を用いて本実施例の動作の詳細な説明
を行う。クロック入力端子６の入力ａの先頭ビット出力
クロック１３ａによりカウンタ４の３ビツト出力Ｃは（
１１１）から（０００）に変化する。このとき同時にイ
ネーブル信号発生器１１の出力りはラッチイネーブル信
号を発生する。

ラッチ１０の８ビツトパラレル出力ｉはメモリ１の８ビ
ツトパラレル出力ｄをラッチするので、１バイト目の出
力（ＤＩ）〜Ｄ８＋１１）から２バイト目の出力（Ｄｉ
（２）〜Ｄ８（２））に変化している。これに伴いマル
チプレクサ２のシリアル出力ｅは２バイト目の先頭ビッ
トＤ　１　（２）に変化しようとする。

１バイト目の最終データＤ　８　（１）から２バイト目
の先頭ピッｌ−Ｄ　１　（２）への変化の途中では、ラ
ッチ１０の８ビツトパラレル出力ｉの変化がカウンタ４
の３ビツト出力Ｃの変化に比べて遅いため、１バイト目
の先頭ビットＤ１（１）が誤って出力されている。先頭
ビットＤ　１　（１！が誤って出力される時間は、ラン
チ１０に対しラッチイネーブル信号が入力されてからラ
ンチ１０のパラレル出力が出力されるまでの時間、すな
わちラッチ１０の遅延時間で近似できる。

アドレス発生器１２はメモリ１の８ビツトパラレル出力
ｄがランチ１０に完全にラッチされてから、メモリ１に
与えるアドレスをカウントアンプしてメモリ１に出力す
る。メモリ１はアクセスタイム８後に次に出力すべきア
ドレスにあるメモリの内容、つまり３バイト目のパラレ
ルデータＤ１（３）〜Ｄ　８　（３）を出力しはじめる
。

このようにメモリ１に与えるアドレスｇは、メモリ１の
データをラッチ１０にラッチさせた直後に次のアドレス
値へと変化する。先頭ビット出力クロック１３の入力後
、マルチプレクサ２に正しい先頭ビットが現れるまでの
時間を本実施例と従来例とで比較する。

この時間は、本実施例では、 （カウンタ４の遅延時間＋イネーブル信号発生器１１の
遅延時間子ラッチ１０の遅延時間＋マルチプレクサ２の
遅延時間） であるのに対し、従来例では （カウンタ４の遅延時間＋アドレス発生器３の遅延時間
子メモリ１のアクセスタイム＋マルチプレクサ２の遅延
時間） となる。

上記各遅延時間の項目の中でカウンタ４．イネーブル信
号発生器１１．ランチ１０．マルチプレクサ２．アドレ
ス発生器３における遅延時間が１〜１０ｎＳであるのに
対し、メモリ１のアクセスタイム８は約５００８と大き
い。このため、先頭ビット出力クロノク１３人力後、マ
ルチプレクサ２に正しい先頭ビットが現れるまでの時間
は本実施例の方が従来例に対し約５０ｎＳ早くなること
になり、誤ったデータがマルチプレクサから出力される
期間が短くなる。従ってフリップフロップからは正しい
データが出力される。

本実施例においては、メモリのアクセスタイム８に依存
しないパラレル−シリアル変換機能を有する記憶制御回
路が実現できる。

なお、上記実施例では、記憶回路としてラッチ１０を設
けたものを示したが、フリップフロップを設けてもよい
。

またパラレル−シリアル変換器としてマルチプレクサを
設けたが、パラレル−シリアル変換機能を有する回路な
ら適用できる。またメモリ１をｍ−４ビツトアドレスで
制御する、ｎ＝８ビツトパラレル出力のメモリとしたが
、ｍおよびｎは任意の自然数でよい。またカウンタ４を
Ａ＝３ビット出力のカウンタとしたが、ｌは任意の自然
数でよい。またカウンタ４およびアドレス発生器１２は
カウントアツプしたが、ダウンカウントあるいはランダ
ム値を引いてくる構成としてもよい。

また、上記実施例ではラッチイネーブル信号を用いてア
ドレス発生器１２の値を変更したが、第３図に示すよう
に、カウンタ４の値が１１１−０００に変化するときに
信号を発生し、アドレス発生器１２の値を変更するよう
にしてもよく、上記実施例と同様の効果を奏する。なお
、アドレス発生呉１２の値を変更するタイミングは上記
１１１−０００に限るものではなく、所定のカウント値
が次の値に変化するタイミングで変更するようにすれば
よく、上記実施例と同様の効果が得られる。

〔発明の効果〕

以上のように、この発明の一実施例によれば、ｎビット
のパラレルデータの先頭ヒツト（ＭＳＢもしくはＬＳＢ
）をパラレル−シリアル変換器から出力する時、記憶手
段からのｎビットパラレルデータを記憶回路に記憶し、
出力した上で、アドレス発生器の値を変化させるように
構成したので、アクセスタイムに依存しない高速なパラ
レル−シリアル変換機能をもつ記憶制御装置が実現でき
る効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による記憶制御装置の構成
図、第２図はこの発明の一実施例の動作タイムチャート
図、第３図はこの発明の他の実施例による記憶制御装置
の構成図、第４図は従来の記憶制御装置の構成図、第５
図は従来の記憶制御装置の動作タイムチャート図、第６
図は従来の記憶制御装置の高周波誤動作時のタイムチャ
ート図である。 図において、１はメモリ、２はマルチプレクサ、３はア
ドレス発生器、４はカウンタ、５はフリ、７プフロノプ
、６はクロック入力端子、７はシリアルデータ出力端子
、８はアクセスタイム、９はマルチプレクサ変換時間、
１０はラッチ、１１はイネーブル信号発生器、１２はア
ドレス発生器、１３は先頭ビット出力クロック、ａはク
ロック入力端子の入力、ｂはアドレス発生器の４ビツト
アドレス出力、Ｃはカウンタの３ビツト出力、ｄはメモ
リの８ビツトパラレル出力、ｅはアドレス発生器の４ビ
ツトアドレス出力、ｆはフリップフロップの出力、ｇは
アドレス発生器の４ビツトアドレス出力、ｈはイネーブ
ル信号発生器の出力、ｉはランチの８ビツトパラレル出
力である。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）ｎビットのパラレルデータを出力する記憶手段か
   らの読み出し動作を制御する記憶制御装置であって、 ｌビットのカウンタと、 前記記憶手段のアドレスを発生するアドレス発生器と、 前記記憶手段からのｎ（＝２＾Ｌ）ビットのパラレルデ
   ータを記憶するｎビット記憶回路と、ｎビット記憶回路
   からのｎビットのパラレルデータをシリアルデータに変
   換するパラレル−シリアル変換回路と、 前記ｎビット記憶回路にイネーブル信号を出力するイネ
   ーブル信号発生器とを備え、 前記ｌビットのカウンタの出力が前記パラレル−シリア
   ル変換回路の制御信号であり、 ｎビットのパラレルデータの先頭ビットである最下位ビ
   ットもしくは最上位ビットをパラレル−シリアル変換回
   路から出力する時、前記ｎビット記憶回路が前記イネー
   ブル信号発生器からのイネーブル信号を用いて前記記憶
   手段からのｎビットのパラレルデータを記憶し、 該記憶後前記イネーブル信号が発生したときまたは前記
   カウンタが所定の値から変化したときにアドレス発生器
   の値を変化させることを特徴とする記憶制御装置。