JPH01228017A - ディジタル信号処理方法 - Google Patents
ディジタル信号処理方法Info
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- JPH01228017A JPH01228017A JP63054709A JP5470988A JPH01228017A JP H01228017 A JPH01228017 A JP H01228017A JP 63054709 A JP63054709 A JP 63054709A JP 5470988 A JP5470988 A JP 5470988A JP H01228017 A JPH01228017 A JP H01228017A
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- JP
- Japan
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- circuit
- signal
- register
- clock signal
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- 238000000034 method Methods 0.000 title description 4
- 238000003672 processing method Methods 0.000 claims description 14
- 230000000630 rising effect Effects 0.000 claims description 7
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 240000007320 Pinus strobus Species 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000003708 edge detection Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報機器等のラッチ回路におけるディジタル
信号処理方法に関する。
信号処理方法に関する。
情報機器等に装備されるラッチ回路は、表示制御あるい
はマイコン（Ｍｉｃｒｏ ｃｏＩｌｐｕｔｏｒ）等のボ
ート拡張用として重宝されている。特にシリアル入力型
のラッチ回路は、マイコンでの制御が簡単で、しかもボ
ート拡張に非常に潰れているので、近イ「持に多用され
ている。このシリアル入力型のラッチ回路とは、データ
をシリアル型式でクロック信号に同期して入力し、デー
タを一時的にバッフγ（大抵シフトレジスタである）に
蓄え、続いてストローブ信号によりそのデータを第２の
レジスタにラッチし、保持及び時系列的に出力するとい
うものである。
はマイコン（Ｍｉｃｒｏ ｃｏＩｌｐｕｔｏｒ）等のボ
ート拡張用として重宝されている。特にシリアル入力型
のラッチ回路は、マイコンでの制御が簡単で、しかもボ
ート拡張に非常に潰れているので、近イ「持に多用され
ている。このシリアル入力型のラッチ回路とは、データ
をシリアル型式でクロック信号に同期して入力し、デー
タを一時的にバッフγ（大抵シフトレジスタである）に
蓄え、続いてストローブ信号によりそのデータを第２の
レジスタにラッチし、保持及び時系列的に出力するとい
うものである。
かかる方式のラッチ回路を使用した従来のディジタル信
号処理方法について、第６図を９照しながら説明する。
号処理方法について、第６図を９照しながら説明する。
第６図は従来のディジタル信号処理方法を実施する代表
的なラッチ回路１のブロック構成図でりす、ここて′は
基本的な８ピントの例を示した。２はシフトレジスタ、
３はレジスタである。また、シフトレジスタ２及びレジ
スタ３は１、！！体的には例えば第８図に示すように、
人々並列処理ビット数と同じ８個のＤ−フリングフロン
プで構成されている。また、ランチ回ＦＪ？１１への入
力は、３本の制御線ｉ１（データ用）、氾２（クロック
用）。
的なラッチ回路１のブロック構成図でりす、ここて′は
基本的な８ピントの例を示した。２はシフトレジスタ、
３はレジスタである。また、シフトレジスタ２及びレジ
スタ３は１、！！体的には例えば第８図に示すように、
人々並列処理ビット数と同じ８個のＤ−フリングフロン
プで構成されている。また、ランチ回ＦＪ？１１への入
力は、３本の制御線ｉ１（データ用）、氾２（クロック
用）。
１、（ストローブ信号用）によって行われるが、そのタ
イミンクは第７図に示す通りである。第７図［Ａ）はデ
ータ！ ）−ｉ （ｌｌｉｇｔｉかＬ（Ｌｏｗ）の２値
信号）、同図（Ｂ）はクロック信号、同図ＦＣ）はスト
ローブ信号である。クロックの立上りタイミングで各デ
ータかシフトレジスタ２に１ビツトずつシフトインし、
ストローブ信号Ｓの立上りタイミングでシフトレジスタ
２に蓄えられた各データか８ビット同時にレジスタ３に
ラッチされる。このラッチされたデータは各出力端子よ
り並列に出力（００〜０））される。
イミンクは第７図に示す通りである。第７図［Ａ）はデ
ータ！ ）−ｉ （ｌｌｉｇｔｉかＬ（Ｌｏｗ）の２値
信号）、同図（Ｂ）はクロック信号、同図ＦＣ）はスト
ローブ信号である。クロックの立上りタイミングで各デ
ータかシフトレジスタ２に１ビツトずつシフトインし、
ストローブ信号Ｓの立上りタイミングでシフトレジスタ
２に蓄えられた各データか８ビット同時にレジスタ３に
ラッチされる。このラッチされたデータは各出力端子よ
り並列に出力（００〜０））される。
かかる構成の従来のラッチ回路おいては、上述の々［１
く、３木もの制御線を必要としており、従って、ビット
数（フリップフＸ７ツグの個数）が増えれば増えるはと
゛配線作業が面倒になり、作業コストが１上？するとい
う欠点があり、制御線の減少か望まれていた。
く、３木もの制御線を必要としており、従って、ビット
数（フリップフＸ７ツグの個数）が増えれば増えるはと
゛配線作業が面倒になり、作業コストが１上？するとい
う欠点があり、制御線の減少か望まれていた。
本発明のディジタル信号処理方法は、クロック信号に同
期してシリアルにシフトレジスタに入力する複数のデー
タのうち最後のデータの後半部分を反転させる１工号処
理を施し、この信号処理を施したデータとクロック信号
とを基にス１〜ローブ１８号を生成してレジスタに供給
し、ストローブ信号の立上りタイミング又は立下りタイ
ミングでシフトレジスタに蓄えられている各データを同
時に上記レジスタにラッチさせる等の信号処理を施すこ
とにより、上記諸問題点を解消した。
期してシリアルにシフトレジスタに入力する複数のデー
タのうち最後のデータの後半部分を反転させる１工号処
理を施し、この信号処理を施したデータとクロック信号
とを基にス１〜ローブ１８号を生成してレジスタに供給
し、ストローブ信号の立上りタイミング又は立下りタイ
ミングでシフトレジスタに蓄えられている各データを同
時に上記レジスタにラッチさせる等の信号処理を施すこ
とにより、上記諸問題点を解消した。
本発明のディジタル信号処理方法では、並列処理を行な
う１組のデータのうちＭｆ＆のデータ部分に（へ号処理
を施し、この（へ号とクロック信号とを基にストローブ
信号を生［及してラッチ回路（レジスタ）に供給するよ
う構成することにより、制御線を僅か２本でこと足りる
ようにしたものであり、以下第１図以降を参照しながら
、本発明方法について説明する。第１図は本発明のディ
ジタル信号処理方法を実現するラッチ回路１０の第１実
施例のブロック構成図である。この図において、第６図
に示した従来例と同−ＷＩ成要素には同一符号を付して
、その詳細な説明を省略する。第１図中、［１はフリラ
グフロップ回路、［０は排曲的論理和回路、Ａ１はＡＮ
Ｄ回路、４は立下り検出回路である。
う１組のデータのうちＭｆ＆のデータ部分に（へ号処理
を施し、この（へ号とクロック信号とを基にストローブ
信号を生［及してラッチ回路（レジスタ）に供給するよ
う構成することにより、制御線を僅か２本でこと足りる
ようにしたものであり、以下第１図以降を参照しながら
、本発明方法について説明する。第１図は本発明のディ
ジタル信号処理方法を実現するラッチ回路１０の第１実
施例のブロック構成図である。この図において、第６図
に示した従来例と同−ＷＩ成要素には同一符号を付して
、その詳細な説明を省略する。第１図中、［１はフリラ
グフロップ回路、［０は排曲的論理和回路、Ａ１はＡＮ
Ｄ回路、４は立下り検出回路である。
立下り検出回路４は、例えば第２図に示すように、抵抗
））と：１ンデンサＣによる時定数回路、インバータ１
ｎｌ 及びＡＮＤ［ｌ路Ａ３を使用し、これらを同図示
の々１１＜接続して構成される。
））と：１ンデンサＣによる時定数回路、インバータ１
ｎｌ 及びＡＮＤ［ｌ路Ａ３を使用し、これらを同図示
の々１１＜接続して構成される。
次に、ディジタル信号処理方法１０の動作について、第
３図のタイミングチャート（制御データ型式）を併せ参
照しながら説明する。第３図（Ａ）図示の如き各データ
Ｄｏ〜Ｄ７は、従来回路１同様制ＯＩｌ線Ｑ１より供給
されるか、最後のデータＤ７だζすは、その後半部分を
反転してＤ７としている。かかる信号処理は、例えばイ
ンバータやカウンタ、切換え回路等を用いて、データを
８個ずつカウントシ、最後のデータＤ７が制御線１１に
大木した時その後半部分のみを反転させるよう回路を構
成することにより実現すると良い。この信号Ｄｙの発生
期間は同図［Ｂ）のクロック信号の立下りにタイミング
を合せており、立上り時には必ず［）７であるので、シ
フトレジスタ２に記憶される内容には影響はない。
３図のタイミングチャート（制御データ型式）を併せ参
照しながら説明する。第３図（Ａ）図示の如き各データ
Ｄｏ〜Ｄ７は、従来回路１同様制ＯＩｌ線Ｑ１より供給
されるか、最後のデータＤ７だζすは、その後半部分を
反転してＤ７としている。かかる信号処理は、例えばイ
ンバータやカウンタ、切換え回路等を用いて、データを
８個ずつカウントシ、最後のデータＤ７が制御線１１に
大木した時その後半部分のみを反転させるよう回路を構
成することにより実現すると良い。この信号Ｄｙの発生
期間は同図［Ｂ）のクロック信号の立下りにタイミング
を合せており、立上り時には必ず［）７であるので、シ
フトレジスタ２に記憶される内容には影響はない。
かかるデータ及びクロック信号を、フリツプフロツプ回
路ＦＦの夫々Ｄ入力端子及びクロック端子Ｃにに供給し
ている。そして、フリップフロ７１回路ＦＦのＱ出力端
子からは、常にクロック信号の立上りのタイミングで各
データＤｏ〜Ｄ７の値（Ｈ又はＬ）がホールドされて、
排他的論理和回路ＥＯの一方の入力端子に供給されてい
る。この排他的論理和回路ＥＯの他方の入力端子には常
に各データＤｏ〜Ｄ７が供給されているので、排他的論
理和回路ＥＯの出力端子のレベルは通常しく０）である
が、最後のデータの後半の信号Ｄ７が入来したときだけ
Ｈ（１）となる、なお、クロック信号として逆極性のも
のを使用し、フリップフロップ回路ＦＦとしてそのＱ出
力をクロック信号の立下りのタイミングで各データＤｏ
〜Ｄ７の値を出力するものを使用して構成しても良い。
路ＦＦの夫々Ｄ入力端子及びクロック端子Ｃにに供給し
ている。そして、フリップフロ７１回路ＦＦのＱ出力端
子からは、常にクロック信号の立上りのタイミングで各
データＤｏ〜Ｄ７の値（Ｈ又はＬ）がホールドされて、
排他的論理和回路ＥＯの一方の入力端子に供給されてい
る。この排他的論理和回路ＥＯの他方の入力端子には常
に各データＤｏ〜Ｄ７が供給されているので、排他的論
理和回路ＥＯの出力端子のレベルは通常しく０）である
が、最後のデータの後半の信号Ｄ７が入来したときだけ
Ｈ（１）となる、なお、クロック信号として逆極性のも
のを使用し、フリップフロップ回路ＦＦとしてそのＱ出
力をクロック信号の立下りのタイミングで各データＤｏ
〜Ｄ７の値を出力するものを使用して構成しても良い。
一方、立下り検出回路４においては、抵抗Ｒとコンデン
サＣとによる時定数回路の時定数τをクロック信号の１
周期の十未満、即ちクロック信号の周期をｔ、とすると
τ＜（ｌｃ）−’（実際にはデータＤ７の信号が生じて
いる期間内であればよい）に設定している。従って、同
図Ｔ８）の如きクロック信号の立下り時点直後に時間τ
の間だけＡＮＤ回路Ａ３の出力レベルはＨとなる。かか
るＡＮＤ回路Ａ３＜即ち立下り検出回路４）の出力及び
上記排他的論理和回路ＥＯの出力をＡＮＤ回路Ａ１の各
入力端子に供給することにより、第３図（Ａ）、 （Ｃ
）に示すように、データＤ７が生じている期間内にだけ
ＡＮＤ回路Ａ１の出力端子のレベルはＨとなり、これが
レジスタ３にストローブ信号Ｓとして供給されて、その
立上りタイミング（立下りタイミングでもよい）でシフ
トレジスタ２に蓄えられた各データＤｏ〜Ｄ７が８ビッ
ト同時にレジスタ３にラッチされるわけである。
サＣとによる時定数回路の時定数τをクロック信号の１
周期の十未満、即ちクロック信号の周期をｔ、とすると
τ＜（ｌｃ）−’（実際にはデータＤ７の信号が生じて
いる期間内であればよい）に設定している。従って、同
図Ｔ８）の如きクロック信号の立下り時点直後に時間τ
の間だけＡＮＤ回路Ａ３の出力レベルはＨとなる。かか
るＡＮＤ回路Ａ３＜即ち立下り検出回路４）の出力及び
上記排他的論理和回路ＥＯの出力をＡＮＤ回路Ａ１の各
入力端子に供給することにより、第３図（Ａ）、 （Ｃ
）に示すように、データＤ７が生じている期間内にだけ
ＡＮＤ回路Ａ１の出力端子のレベルはＨとなり、これが
レジスタ３にストローブ信号Ｓとして供給されて、その
立上りタイミング（立下りタイミングでもよい）でシフ
トレジスタ２に蓄えられた各データＤｏ〜Ｄ７が８ビッ
ト同時にレジスタ３にラッチされるわけである。
次に、本発明方法を実現し得るラッチ回路の第２実施例
について、第４図の回路図を参照しながら説明する。こ
の図において、第１図に示した第１実施例と同一構成要
素には同一符号を付して、その詳細な説明を省略する。
について、第４図の回路図を参照しながら説明する。こ
の図において、第１図に示した第１実施例と同一構成要
素には同一符号を付して、その詳細な説明を省略する。
第４図に示すように、本実施例のラッチ回路２０におい
てはインバータＩｎ２及びＡＮＤ回路Ａ２を更に備え、
これらを同図示の如く接続して構成している。また、最
後のデータＤ７の後に、前半部分と後半部分とでレベル
の異るＩＭのデータＤＩ 、Ｄｘを挿入している。
てはインバータＩｎ２及びＡＮＤ回路Ａ２を更に備え、
これらを同図示の如く接続して構成している。また、最
後のデータＤ７の後に、前半部分と後半部分とでレベル
の異るＩＭのデータＤＩ 、Ｄｘを挿入している。
かかるデータＤＸ、Ｉ１５にはクロック信号の周波数ｆ
ｃの期間を有するＨ及びＬレベルの信号の組合せであり
、任意の回路構成により作成され、データＤ７の後に挿
入されるものである。これにより、データの処理が前記
第１実施例の回路を用いた方法や従来方法に比べて８／
９だけ遅くなり、回路構成もやや複雑になるが、情報デ
ータＤ７には全く手を付けていないので、例えクロック
信号Ｃとデータの発生タイミングが少々ずれてもデータ
１５７が出力する虞れは無いという長所がある。この１
組のデータＤｘ、ｒ５ｘは後述する原理により、シフト
レジスタには格納されないいわゆる無効データとなり、
その代りラッチ用信号となる。
ｃの期間を有するＨ及びＬレベルの信号の組合せであり
、任意の回路構成により作成され、データＤ７の後に挿
入されるものである。これにより、データの処理が前記
第１実施例の回路を用いた方法や従来方法に比べて８／
９だけ遅くなり、回路構成もやや複雑になるが、情報デ
ータＤ７には全く手を付けていないので、例えクロック
信号Ｃとデータの発生タイミングが少々ずれてもデータ
１５７が出力する虞れは無いという長所がある。この１
組のデータＤｘ、ｒ５ｘは後述する原理により、シフト
レジスタには格納されないいわゆる無効データとなり、
その代りラッチ用信号となる。
かかるラッチ回路２０の動作について、第５図のタイミ
ングチャートを併せ参照しながら説明する。第５図（Ａ
）図示の如き各データＤｏ〜Ｄ７及びＤｘ、Ｄｘは、第
１実施例回路１０同様制御線１１より供給される。かか
るデータとクロック信号を、フリップフロップ回路ＦＦ
の夫々Ｄ入力端子及びクロック端子ＣＫに供給すると、
前記の原理により排他的論理和回路ＥＯの出力レベルは
通常Ｌ（０）であるが、最後のデータの後半の信号ＤＩ
が入来したときだけＨ（１）となる。
ングチャートを併せ参照しながら説明する。第５図（Ａ
）図示の如き各データＤｏ〜Ｄ７及びＤｘ、Ｄｘは、第
１実施例回路１０同様制御線１１より供給される。かか
るデータとクロック信号を、フリップフロップ回路ＦＦ
の夫々Ｄ入力端子及びクロック端子ＣＫに供給すると、
前記の原理により排他的論理和回路ＥＯの出力レベルは
通常Ｌ（０）であるが、最後のデータの後半の信号ＤＩ
が入来したときだけＨ（１）となる。
一方、立下り検出回路４においては、前述の如き動作原
理により、データＤＯ〜Ｄ７の発生期間には同図（Ｃ）
の如き、クロック信号と同期した信号＜ｒｍｍツクロッ
ク信号Ｃ′が生じて、ＡＮＤ回路Ａ１及びＡ２の一方の
入力端子に供給される。なお、ＡＮＤ回路Ａ２の他方の
入力端子には上記排他的論理和回路ＥＯの出力がインバ
ータＩｎ２により反転されて供給されている。その結果
、データＵｘが入来したときだけインバータＩｎ２の出
力はしとなり、同図（Ｃ）に示すようにパルスを発生し
ないので、シフトレジスタにはデータは入力されないわ
けである。他方、へＮＯ回路Ａ１の方には排他的論理和
回路ＥＯの出力がそのまま供給されているので、データ
ＤＩが入来したときだけ入力信号レベルはＨとなり、こ
れにより第５図（Ｄ）に示すような信号が出力され、こ
れがレジスタ３にストローブ信号Ｓとして供給されて、
その立上りタイミングでシフトレジスタ２に蓄えられた
各データＤ。
理により、データＤＯ〜Ｄ７の発生期間には同図（Ｃ）
の如き、クロック信号と同期した信号＜ｒｍｍツクロッ
ク信号Ｃ′が生じて、ＡＮＤ回路Ａ１及びＡ２の一方の
入力端子に供給される。なお、ＡＮＤ回路Ａ２の他方の
入力端子には上記排他的論理和回路ＥＯの出力がインバ
ータＩｎ２により反転されて供給されている。その結果
、データＵｘが入来したときだけインバータＩｎ２の出
力はしとなり、同図（Ｃ）に示すようにパルスを発生し
ないので、シフトレジスタにはデータは入力されないわ
けである。他方、へＮＯ回路Ａ１の方には排他的論理和
回路ＥＯの出力がそのまま供給されているので、データ
ＤＩが入来したときだけ入力信号レベルはＨとなり、こ
れにより第５図（Ｄ）に示すような信号が出力され、こ
れがレジスタ３にストローブ信号Ｓとして供給されて、
その立上りタイミングでシフトレジスタ２に蓄えられた
各データＤ。
〜Ｄ７が８ビット同時にレジスタ３にラッチされるわけ
である。
である。
なお、以上の説明においては、本発明のディジタル信号
処理方法を、８ビツト処理する場合について説明したが
、これに限らず、４ビツト、１６ビツト、更には３２ビ
ツトの処理を行う場合にも同様に応用できるものであり
、その場合、ビット数が増えれば増えるほど、ラッチ回
路の作成時の配線作業の簡略化メリットや製造コストの
低減効果も上がること勿論である。
処理方法を、８ビツト処理する場合について説明したが
、これに限らず、４ビツト、１６ビツト、更には３２ビ
ツトの処理を行う場合にも同様に応用できるものであり
、その場合、ビット数が増えれば増えるほど、ラッチ回
路の作成時の配線作業の簡略化メリットや製造コストの
低減効果も上がること勿論である。
本発明のディジタル信号処理方法は上記のように構成し
たので、非常に簡単な回路の追加だけで制御線を従来回
路の号に減少でき、従って配線作業が容易になり、同時
処理ビット数が増えれば増えるほど作業コストの低減効
果ら上がるという特長、効果を有する。
たので、非常に簡単な回路の追加だけで制御線を従来回
路の号に減少でき、従って配線作業が容易になり、同時
処理ビット数が増えれば増えるほど作業コストの低減効
果ら上がるという特長、効果を有する。
第１図及び第４図は本発明のディジタル信号処理方法を
実施し得るラッチ回路の夫々第１及び第２実施例のブロ
ック構成図、第２図は立下り検出回路の具体的回路構成
図、第３図及び第５図は夫々第１及び第２実施例回路の
動作説明用タイミングチャート、第６図及び第８図は従
来方法を実施し得る代表的なラッチ回路の概略構成図及
び具体的回路構成図、第７図は第６図示のラッチ回路の
動作説明用タイミングチャートである。 ２・・・シフトレジスタ、３・・・レジスタ、４・・・
立下り検出回路、１０．２０・・・ラッチ回路、ＦＦ・
・・フリップフロップ回路、［０・・・排他的論理和回
路、Ａ１〜Ａ ３ ・ＡＮＤ回路、ＩｎＩ、 Ｉｎ２−
・・インバータ、Ｃ・・・コンデンサ、Ｒ・・・抵抗。
実施し得るラッチ回路の夫々第１及び第２実施例のブロ
ック構成図、第２図は立下り検出回路の具体的回路構成
図、第３図及び第５図は夫々第１及び第２実施例回路の
動作説明用タイミングチャート、第６図及び第８図は従
来方法を実施し得る代表的なラッチ回路の概略構成図及
び具体的回路構成図、第７図は第６図示のラッチ回路の
動作説明用タイミングチャートである。 ２・・・シフトレジスタ、３・・・レジスタ、４・・・
立下り検出回路、１０．２０・・・ラッチ回路、ＦＦ・
・・フリップフロップ回路、［０・・・排他的論理和回
路、Ａ１〜Ａ ３ ・ＡＮＤ回路、ＩｎＩ、 Ｉｎ２−
・・インバータ、Ｃ・・・コンデンサ、Ｒ・・・抵抗。
Claims (2)
- （１）クロック信号に同期して複数のデータをシフトレ
ジスタにシリアルに入力して一時的に蓄えた後、ストロ
ーブ信号によりレジスタに同時にラッチする方式のディ
ジタル信号処理方法において、該複数のデータのうち最
後のデータの後半部分を反転させる信号処理を施し、こ
の信号処理を施したデータと上記クロック信号とを基に
ストローブ信号を生成して上記レジスタに供給し、該ス
トローブ信号の立上りタイミング又は立下りタイミング
で上記シフトレジスタに蓄えられている各データを同時
に上記レジスタにラッチさせることを特徴とするディジ
タル信号処理方法。 - （２）クロック信号に同期して複数のデータをシフトレ
ジスタにシリアルに入力して一時的に蓄えた後、ストロ
ーブ信号によりレジスタに同時にラッチする方式のディ
ジタル信号処理方法において、該複数のデータのうち最
後のデータの次に１つの無効データを挿入し、この無効
データと上記クロック信号とを基に、該無効データが入
来したときだけ欠落する擬似クロック信号を生成して上
記シフトレジスタに供給し、且つ該無効データとクロッ
ク信号とを基に該無効データにほぼ同期したストローブ
信号を生成して上記レジスタに供給し、該ストローブ信
号の立上りタイミング又は立下りタイミングで上記シフ
トレジスタに蓄えられている各データを同時に上記レジ
スタにラッチさせることを特徴とするディジタル信号処
理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63054709A JPH01228017A (ja) | 1988-03-08 | 1988-03-08 | ディジタル信号処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63054709A JPH01228017A (ja) | 1988-03-08 | 1988-03-08 | ディジタル信号処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01228017A true JPH01228017A (ja) | 1989-09-12 |
Family
ID=12978330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63054709A Pending JPH01228017A (ja) | 1988-03-08 | 1988-03-08 | ディジタル信号処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01228017A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03216724A (ja) * | 1990-01-20 | 1991-09-24 | Tokyo Electric Co Ltd | プリンタの遠隔制御システム |
| JPH04371014A (ja) * | 1991-06-19 | 1992-12-24 | Victor Co Of Japan Ltd | ラッチ回路 |
-
1988
- 1988-03-08 JP JP63054709A patent/JPH01228017A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03216724A (ja) * | 1990-01-20 | 1991-09-24 | Tokyo Electric Co Ltd | プリンタの遠隔制御システム |
| JPH04371014A (ja) * | 1991-06-19 | 1992-12-24 | Victor Co Of Japan Ltd | ラッチ回路 |
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